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datetime: "2026-04-21T16:33:43.000Z"
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# 先进封装产业链全景，从 CoWoS 到 EMIB

先进封装在 2024 年之前，对大多数投资者来说是个生僻词。两年过去，CoWoS、EMIB、I-Cube 这些名字密集出现在英伟达和博通的产能瓶颈讨论里。台积电 CEO 魏哲家在 2025 年 Q3 电话会上说 AI 相关产能缺口大约是需求的三倍。到了 2026 年 4 月的 Q1 电话会上，他的措辞变了但意思没变，AI 相关需求"extremely robust"，Agentic AI 正在推动 token 消费量加速，台积电把全年营收增速指引上调到 30% 以上，capex 调到区间上沿。单季营收 359 亿美元，同比增长 35%，CoWoS 业务年复合增速 80%，产能仍然供不应求。瓶颈不在晶体管，在封装。

这一篇把整条先进封装产业链从底层概念到上游材料铺开，然后看台积电、英特尔、三星三家的路线之争。

**封装在做什么**

一颗 AI 芯片从晶圆上切下来之后，只是一块几平方厘米的硅方片。要让它工作，需要把逻辑芯片和 HBM 存储器封装在同一个基板上，用高密度走线把它们连起来。

![图像](https://pub.pbkrs.com/social/topic/54d43c05c1168ff7c9170a6445415644?x-oss-process=style/lg)

图 1 CoWoS 封装结构剖面

传统封装像是把几个模块用排线接到同一块主板上。先进封装则是在芯片和主板之间插入了一块 **中介层 (interposer)**，上面刻着比主板细得多的线路，让逻辑芯片和 HBM 之间的数据带宽大幅提升。

对投资者来说需要记住一条线索。AI 芯片的算力取决于两件事，晶体管能做多密 (前道制程)，以及同一个封装里能塞多少芯片、芯片之间通信能多快 (后道封装)。前道的 3 纳米、2 纳米是台积电在推，后道的先进封装是台积电、英特尔、三星三家在卷。两条线缺一不可。

**台积电 CoWoS**

CoWoS 全称 Chip-on-Wafer-on-Substrate，台积电 2012 年推出。流程分三步。在一片 12 寸晶圆上做出硅中介层，把逻辑芯片和 HBM 贴到中介层上 (Chip-on-Wafer)，再把整体装到有机基板上 (on-Substrate)。

目前有三个变体。

**CoWoS-S** 用整片硅做中介层，最大支持约 3.3 倍光罩面积，谷歌 TPU 用的就是这个。

**CoWoS-R** 把硅中介层换成 RDL(再布线层)，不需要 TSV(硅通孔)，成本更低。博通的定制 ASIC 走这条路。

**CoWoS-L** 是目前最高端的方案。在 RDL 中介层里嵌入 LSI(局部硅互连芯片)，用小块硅做局部高密度连接，其余部分用 RDL，兼顾了密度和面积。英伟达从 Blackwell 到今年已进入量产的 Rubin 都用它，最大做到 5.5 倍光罩面积。AMD 的 MI300 系列用的是 CoWoS-S(3.5 倍光罩，reticle stitching)，还没有切到 CoWoS-L。

选择逻辑很清晰。芯片面积小于 3.3 倍光罩，用 CoWoS-S，硅中介层密度最高。超过 3.3 倍光罩整片硅做不了，用 CoWoS-L 或 CoWoS-R。需要高速 die-to-die 互连 (比如 GPU 和 HBM 之间) 选 CoWoS-L，成本敏感且对互连密度要求相对低的选 CoWoS-R。

**CoWoS 封装链的上游**

一颗 CoWoS 封装成品从下到上由四层东西叠出来。最底下是有机封装基板，中间是硅中介层，上面是逻辑芯片和 HBM，各层之间用凸点和底部填充胶固定。每一层背后都有一组上游供应商。

**硅中介层**

CoWoS 最核心的部件，也是产能瓶颈的主要来源。制造过程跟前道晶圆制造很像，需要光刻、蚀刻、镀铜、CMP(化学机械抛光)，只是线宽没有逻辑芯片那么激进。关键工序是 TSV(硅通孔)，在硅片上打出贯穿上下两面的微米级孔洞再填满铜，让上面的芯片信号能传到下面的基板。摩根大通在一份报告中指出，CoWoS 产能瓶颈的本质就是中介层上 TSV 工序的供需缺口，高精度设备交期长，现有设备还需要定期停机清洗和检测。

台积电自己做中介层，这也是它在先进封装上壁垒最深的环节。联华电子 (UMC) 是全球第一家提供开放式硅中介层代工的晶圆厂，跟 OSAT 合作为非台积电客户供应中介层。力成科技和华邦电子的合作方案也是由华邦提供中介层和定制 DRAM。

**有机封装基板 (ABF 载板)**

硅中介层下面那一块就是有机封装基板。目前主流用 ABF(Ajinomoto Build-up Film) 作为层间材料。ABF 这个名字来自味之素集团，一家做调味料的日本公司，控制了 ABF 薄膜 98% 的 IP 授权。全球能做高端 ABF 载板的厂商集中在五家，日本的揖斐电 (Ibiden) 和新光电气 (Shinko)，台湾的欣兴电子 (Unimicron)、南亚电路板和景硕科技 (Kinsus)。2021-2022 年那一轮芯片荒里博通的交期一度拉到 70 周，瓶颈就卡在 ABF 载板上。

载板层数在快速增加，英伟达 Blackwell 级别的封装需要 15 层以上的布线层，Rubin 级别更高。这个环节跟上一篇覆铜板文章里讲的 CCL 产业链有交叉，ABF 载板是 PCB 的高端分支，玩家高度重叠。

**HBM(高带宽内存)**

CoWoS 封装里面积占比最大的部件其实是 HBM。英伟达 Blackwell 系列 (B200/B300) 上贴了 6 到 8 个 HBM3E 堆叠，今年进入量产的 Rubin 首次采用 HBM4，每颗 GPU 搭载 8 个 HBM4 堆叠，总容量 288GB，带宽达到 22TB/s。供应商只有三家，SK 海力士、三星、美光，SK 海力士在 HBM3E 和 HBM4 上都占了约 50% 的份额。HBM4 堆叠层数从 8 层走向 12 层，Rubin Ultra(预计 2027 年) 将使用 HBM4e，对 TSV 工艺和热管理要求进一步提高。

HBM 芯片由存储厂自己制造和堆叠，作为 KGD(已知合格裸片) 交付给台积电，在 CoWoS 产线上贴到中介层上。HBM 的产能瓶颈和 CoWoS 的产能瓶颈是两条平行的线，任何一条卡住都会影响最终出货。

**键合材料与底部填充胶**

芯片贴到中介层上，中介层再贴到基板上，两次贴合都需要焊料凸点和底部填充胶 (underfill)。底部填充胶缓冲芯片和基板之间的热膨胀差异，防止焊点因反复热循环而开裂。主要供应商是汉高 (Henkel)、Namics、信越化学。塑封料由住友电木和长春化工等供应。

这些材料不起眼，但 AI 芯片的功耗动辄几百瓦甚至上千瓦，热循环强度远高于消费级芯片。台积电在 CoWoS-L 平台上已经引入深沟电容 (eDTC) 和微流道液冷方案来应对散热，这些新设计对周围材料的兼容性也提出了新要求。

**设备**

先进封装用到的设备横跨前道和后道。光刻机用于中介层的 TSV 和 RDL 图案化 (ASML 的 DUV 光刻机，不需要 EUV)，键合设备来自荷兰 Besi 和日本芝浦，检测和量测设备来自科磊 (KLA) 和 Onto Innovation，减薄和研磨设备来自迪斯科 (Disco)。共同特点是交期长、产能有限，台积电大规模扩产时设备交付本身就构成一层约束。

上游拆到这里可以看出一个结构。硅中介层是壁垒最深的环节，ABF 载板是供应弹性最差的瓶颈，HBM 是面积和成本占比最大的组件，键合材料和设备是容易被忽视但同样卡脖子的底层支撑。

**产能扩张，翻了六倍还不够**

![图像](https://pub.pbkrs.com/social/topic/6195e2826a5e8463af31b77cdc6c78a3?x-oss-process=style/lg)

图 2 CoWoS 月产能扩张

CoWoS 产能的扩张速度在台积电历史上没有先例。2023 年月产能约 1.3-1.6 万片晶圆，2024 年底扩到 3.5-4 万片，2025 年底达到 7.5-8 万片。截至 2026 年初月产能约 8 万片，年底目标 13 万片。台积电北美封装业务负责人 Paul Rousseau 透露 CoWoS 业务目前的年复合增速达到 80%。

三年翻了六倍，产能仍然不够分。英伟达一家预订了 2026 年约 59.5 万片 CoWoS 晶圆，其中 51 万片来自台积电 (绝大部分是 CoWoS-L)，占全球总需求的约 60%。 **谷歌 2026 年的 TPU 需求约 24 万片，受限于整体产能分配实际拿到的配额预计只有 15-18 万片。** 台积电已将部分后段工序外包，2026 年预计有 24-27 万片晶圆交给 OSAT 伙伴，主要是 Amkor(18-19 万片) 和日月光旗下 SPIL(6-8 万片)。

扩产节奏也在加速。新建 CoWoS 产线的周期从过去三到五年压缩到一年半到两年。嘉义 AP7 和台南 AP8(群创旧厂改造) 已在 2025 年四季度开始设备进机，嘉义基地未来将成为全球最大的先进封装枢纽。台积电同时在亚利桑那筹备先进封装产能，计划 2028 年投产。

台积电保留毛利率 50% 以上的高价值环节，比如硅中介层制造和前段 CoW 工序。 **先进封装的产业格局正在从台积电独家通吃走向台积电主导加 OSAT 协同。**

**英特尔 EMIB**

台积电的思路是做一整块大中介层把所有芯片连起来。英特尔走了相反的路。

EMIB 全称 Embedded Multi-die Interconnect Bridge，在有机基板里 **局部埋入多个微小硅桥**，只在 chiplet 之间需要高速互连的位置放桥。大部分面积仍然用成熟的有机基板，成本远低于全硅中介层。分析师估算 EMIB 封装成本在每颗芯片几百美元量级，CoWoS 做到 Rubin 级别可能接近 900-1000 美元。

今年一季度出货的 Clearwater Forest(288 核 Xeon 6+ 服务器处理器) 用了 12 个 EMIB 桥，把 17 个 tile 封装在一起，包括 12 个 Intel 18A 制程的计算 tile 和 3 个 Intel 3 制程的 base tile。 **这是目前量产中 tile 数量最多的商用处理器。**

最新演进是 EMIB-T，在桥里加入 TSV 让信号穿过桥而不只是绕过桥，兼容了 HBM4 和 UCIe 接口。2025 年底英特尔展示了一个概念方案，16 个计算 tile 加 24 个 HBM5 堆叠，总硅面积超过 10000 平方毫米，相当于 12 倍光罩，超过台积电 CoWoS-L 目前 5.5 倍光罩的上限。

EMIB 的代工版图在快速展开。英特尔已在 Amkor 韩国松岛 K5 工厂部署 EMIB 产线，马来西亚 70 亿美元的 Project Pelican 封装基地正在进入投产阶段。 **英特尔副总裁 John Pitzer 表示 EMIB 正在 2026 年下半年开始贡献有意义的收入。** 最早一批客户是因为抢不到 CoWoS 产能才找上英特尔，但随着亚马逊 Trainium、联发科和谷歌 TPU 等外部客户接入，越来越多的设计开始主动选择 EMIB，因为它在超大封装尺寸上的成本和良率优势更明显。

**三星 I-Cube 和 X-Cube**

三星的先进封装产品线叫 AVP(Advanced Packaging)，2.5D 方案有 I-Cube 和 H-Cube，3D 方案有 X-Cube。

**I-CubeS** 用硅中介层，结构上和台积电 CoWoS-S 非常相似，支持 3 倍光罩面积，最多集成 8 个 HBM3。 **I-CubeE** 把硅中介层换成嵌入式硅桥加 FO-PLP(扇出型面板级封装)，思路和英特尔 EMIB 类似，计划集成 3 个逻辑 die 和 12 个 HBM3，目前正在量产验证阶段。

**H-Cube** 针对大面积基板翘曲问题，把大块 ABF 基板拆成较小的高精度 ABF 子板叠在大面积 HDI 基板上，解决了集成六个以上 HBM 时基板良率急剧下降的难题。

**X-Cube** 是 3D 垂直堆叠方案，用微凸点或铜 - 铜直接键合把逻辑 die 垂直叠在一起。4 微米间距的铜 - 铜混合键合版本今年进入量产验证。

三星在先进封装上的最大客户变量来自特斯拉。 **三星拿下了特斯拉 AI6 芯片约 165 亿美元的订单，采用 turnkey 模式 (代工 + 封装 + 测试一体)。** 这张大单让三星先进封装的客户结构从自家芯片为主扩展到外部大客户。

**三条路线的分歧和收敛**

![图像](https://pub.pbkrs.com/social/topic/59747aab15376ed4564d08ca417c2af7?x-oss-process=style/lg)

图 3 三条路线对比

台积电的路线可以概括为大中介层，用一整块硅 (CoWoS-S) 或带局部硅桥的 RDL(CoWoS-L) 把所有芯片连起来。互连密度最高、带宽最大，代价是中介层面积随芯片一起膨胀，成本和良率压力随之上升。

英特尔 EMIB 走的是局部桥接，只在需要高速连接的位置埋硅桥，大部分面积用有机基板。成本低、可扩展性强，代价是整体互连密度不如全硅中介层。

三星 I-Cube 更像两条路线的混合。I-CubeS 对标 CoWoS-S，I-CubeE 的嵌入式硅桥借鉴了 EMIB 的思路，差异化在于 3D 方向 (X-Cube) 和 turnkey 模式。

**三条路线在技术终局上可能趋同。** 台积电 CoWoS-L 的 LSI 本质上已经是局部硅桥，只是包裹在 RDL 中介层里。英特尔 EMIB-T 加入了 TSV，开始向 CoWoS 的信号完整性和带宽水平靠拢。三星 I-CubeE 同时用了两种元素。三家起点不同，正在向同一个技术空间收敛。

**CoWoS 的天花板已经看到了**

CoWoS 并没有失败。恰恰相反，它成功得太彻底，把自己逼到了物理极限。

AI 芯片的封装面积在指数膨胀。英伟达 H100 的 CoWoS 封装在 12 寸晶圆上能做 29 颗，B200 只能切 16 颗。今年一季度进入量产的 Rubin GPU 拥有 3360 亿个晶体管 (比 B200 的 2080 亿增长 62%)，两个光罩级 GPU die 加上 8 个 HBM4 堆叠，封装面积进一步膨胀。Rubin 的封装面积预计在 4 到 5.5 倍光罩之间，按上限计算 **一片晶圆只放得下 7 颗，某些规格下只有 4 颗**。

问题出在圆形晶圆上。大尺寸矩形芯片放在圆形晶圆上边缘大量面积浪费，利用率只有 57% 左右。同时有机基板 (ABF) 在接近 100 毫米尺寸时翘曲严重，走线对准精度下降，良率崩盘。

两个瓶颈同时发作，逼迫台积电寻找下一代方案。答案叫 CoPoS(Chip-on-Panel-on-Substrate)，把圆形晶圆换成 310mm × 310mm 的方形面板，同时封装基板从有机材料过渡到玻璃。但 DigiTimes 4 月最新报道显示，CoPoS 的量产时间表比市场预期大幅推迟。核心卡点是均匀性和翘曲两个技术难题，研发线要到 2027 年才能建成，试产验证从 2028 年开始，量产最早要到 2030 年四季度。这意味着 CoWoS 的生命周期会比之前预期的更长，未来四年仍然是 AI 芯片先进封装的绝对主力。这条线会在下一篇展开。

**一点延伸**

半导体行业过去几十年的叙事围绕前道制程，7 纳米、5 纳米、3 纳米，这是公众最熟悉的竞赛。AI 时代把后道封装推到了同等重要的位置。过去两年里的某些时间窗口，封装产能比制程节点更直接地决定了 AI 芯片的出货速度。

台积电在封装上的领先幅度比前道制程更大，在 AI 芯片的 2.5D 先进封装市场 CoWoS 市场份额超过 90%，英特尔和三星加起来还是单位数。 **英特尔的 EMIB-T 正在 2026 年下半年进入产能爬坡期，三星的 I-CubeE 和 X-Cube 铜 - 铜键合版本也在今年量产验证。CoWoS 产能紧缺的溢出效应正在给它们提供时间窗口。**

先进封装正在成为 AI 硬件链上供给弹性最差、资本密度最高、技术壁垒最深的一段。台积电依然绝对主导，但生态在变化，OSAT 伙伴的角色在扩大，英特尔和三星的替代方案从实验室走向量产。这些变化的节奏会直接影响 AI 芯片下游的定价和供给弹性。

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