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title: "长鑫把晶体管 “竖起来”：绕开 EUV 的追赶路，会撼动存储三巨头吗？"
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datetime: "2026-10-16T12:14:25.000Z"
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# 长鑫把晶体管 “竖起来”：绕开 EUV 的追赶路，会撼动存储三巨头吗？

$长鑫科技(688825.SH) 宣布公司在 DRAM 器件、4F² 架构和混合键合方向上的技术积累取得了重大突破，海外三大存储厂股价被 “吓得” 泥沙俱下。

市场担忧点：一项技术壁垒一旦被中国厂商突破，量产速度飞速；而 4F² 本身又是一项直接提升单位产出的技术，两者叠加，意味着国内 DRAM 的有效供给可能比此前预期增长得更快。

最受关注的两项变化：一是**单元架构从主流的 6F² 切换到 4F²的技术进展**；二是支撑这一架构的自研 **VSG（Vertical Surrounded Gate，垂直环绕栅极）晶体管**。

这两项变化的直接意义在于存储密度。同一工艺节点下，4F² 的单元面积比 6F² 小约三分之一，相当于同样面积内可以多放约 50% 的存储单元，**DRAM 的单位产出有望大幅提升**。

这条消息到底会对存储行业和三大厂产生多大的影响？要回答这个问题，需要先把技术本身讲清楚。海豚君将围绕以下几个问题展开：

1）DRAM 的存储单元和阵列是怎么构成的？目前主流的 6F² 长什么样？

2）从水平晶体管到垂直环绕晶体管、从 6F² 到 4F²，到底改变了什么？

3）4F² 难在哪里？是长鑫独有的技术，还是行业共同的方向？

4）这对内存行业和三大厂的影响有多大？

**以下为详细分析：**

**一、单个存储单元：1T1C 结构**

**1.1、1T1C：电容存数据，晶体管当开关**

作为后续讨论的基础，我们先简要理解下 DRAM 最底层的技术基础。简单来说，**DRAM 的最小存储单位是单元（cell）。**

**1T1C 就是一个晶体管**（transistor）**加一个电容**（capacitor）**，二者合一构成一个最小存储单元，存储 1 bit**。结构拓扑图如下虚框所示：

**电容：实际 “存储” 数据的地方，**通过存储电荷来代表二进制数据。有电荷表示 1，无电荷表示 0。

**晶体管：起到开关的作用，**控制电流在电容与位线（也就是每个电容配的一根导线）之间能否连通。开关打开时可以写入或读出，关闭时电荷保持在电容中。

而我们**需要重点关注的晶体管，其内部则由以下部件构成**：

**源极与漏极：**晶体管的两个端口，一端连接电容，一端连接位线（该电容的导线）。两者均为 N 型掺杂硅，含有大量可自由移动的电子，可以导电。

**衬底：**源极与漏极之间为 P 型硅，可移动电子很少，默认状态下两端不导电，隔断电容和位线。

**栅极与栅氧化层：**栅极为导体，位于源漏两级区域的上方，与硅之间隔着几纳米厚的绝缘层（栅氧化层），栅极连接字线（开关器，可以控制一整排的 1T1C 的电源开关）。

**沟道：**栅极施加正电压后，电场将衬底（P 型硅内）的电子吸引至绝缘层下方的硅表面，形成一层导电通道，让源极与漏极接通、电流通过；撤去电压后则通道消失，电流断开。

通过以上几个部件的合作，就能**通过字线控制晶体管的导电与否，进而实现对电容的充放电，即对数据的读写。**

**1.2、字线与位线：把单元连成阵列**

单个单元只能存储 1 bit，而一颗 DRAM 芯片里有上百亿个这样的单元，它们既要排得足够紧密，又要能被准确地单独找到、读写。因此 DRAM 采用了 “行列交叉” 的组织方式：**所有单元排成矩阵，再用两组相互垂直的导线把它们连接起来——横向的字线负责 “选中哪一行”，纵向的位线负责 “传输数据”**。具体来看：

**字线（Word line）：负责控制栅极的开关**，连接同一行所有晶体管的栅极。对某根字线施加电压，该行全部晶体管同时打开，其余行保持关闭。即字线负责选择行。

**位线（Bit line）：负责数据的写入和读出**，连接同一列所有晶体管的漏极，进而连接着电容。由于每个单元都位于一根字线与一根位线的交叉点上，因此内存地址分为行地址和列地址，字线和位线可共同确定唯一的单元。

**在这一结构下，单元的实际读、写、刷新过程如下：**

**写入：**激活目标行字线，晶体管打开；位线施加高电压为电容充电，写入 1；施加低电压使电容放电（减电压），写入 0；随后关闭字线。

**读出：**晶体管导通后，若电容内有电荷，会流入位线并引起电压的微小变化，进而判定为 0 或 1。

**刷新：**一方面，读取时会消耗电容中的电荷；另一方面即便晶体管断开状态下，轻微漏电也不可避免，电容中的电荷会逐渐流失**。**

因此需要周期性地读取每个单元并重新写入，这也是 DRAM 被称为 “动态” 存储器的原因。

值得特别注意的是，**漏电的根本原因，一是衬底（即 P 型硅）即便在栅极关闭状态下也并非完全绝缘，会有少量电子漏过；而是电容越小之后，也容易漏电。**

**且衬底越短、漏电和数据丢失的可能性就越高，这是限制内存单元排布密度和制程精度进一步提升的重要原因之一。**（若其他条件不变，密度和精度越高，衬底也会更短）

**二、6F² 到 4F²：变化在哪？**

**2.1、6F² 的实际布局：晶体管平躺**

以上是拓扑上的连接关系。落到硅片上，每个**单元实际物理排布结构，是决定每个单元要占多大面积，也就是 DRAM 单位产出量的重要决定因素**。

目前主流 DRAM 均采用 6F² 布局，从下往上大致分为三层：最底层是晶体管和字线，中间是位线，最上层是电容（见下图）。

**第一，晶体管 “平躺” 在硅片表面，且两个一组。**一条条斜向的单晶硅长条（称为有源区）水平排列在硅片表面，彼此之间用绝缘的隔离区隔开。每个单晶硅长条被两条字线（栅极）穿过，形成两个可控的晶体管开关。（无字线穿过有源区部分是单纯的导线功能）

因此，每一条有源区对接两个电容（一个晶体管开关控制一个），但共用一条位线。

**第二，字线埋在硅里，沟道是 U 形：**为抑制短沟道效应带来的漏电，6F² 早已不使用教科书式的平面晶体管，而是在单晶硅长条内刻出沟槽，把字线（栅极）埋进槽内。这样在不增加占地的前提下拉长了沟道，减轻了漏电的可能。但无论沟道怎么弯，晶体管仍是水平放置的。

**第三，位线、字线和电容的排列结构不同，**具体情况在下文讨论 4F²结构时一并展开。

*注：这里的 F 即 Feature size，指制造工艺在芯片上能做出的最小线宽。DRAM 每一代制程的进步（如 1a、1b、1c），本质上就是 F 在缩小。*

*制程命名用 1 开头，意味着 F 是 10nm 以上的边长，个位数上的 a 到 c 代表着它的个位数是越来越小的。后面再到 0a，就意味着 F 边长就进入个位数纳米了。*

*业内习惯用 F² 的倍数来表示单元面积：6F² 即每个单元占 6 个边长为 F 的小方格，4F² 则只占 4 个，这样就能撇开具体制程，直接比较不同架构的面积效率。*

**2.2、晶体管：从 “平躺” 到 “竖立 + 环绕”**

**4F² 的起点是晶体管形状的变化，从水平的长条改变为竖直的长管**，因此才会被命名为 VSG（Vertical Surrounded Gate）。

VSG 相比传统晶体管开关的最**主要变化在于两点：一是晶体管从水平放置改为竖直放置，二是起控制作用的栅极从只在沟道（P 型硅）上面放置一层，改变为环绕整个沟道一圈。**（具体可参考下图）

**以上结构的变化主要带来了以下几方面影响：**

**一是沟道长度与占地面积脱钩。**水平结构中，源极、沟道、漏极横向排开，沟道越长、占用的水平面积就越大。

垂直结构下，**沟道长度由硅柱的高度决定**，和其占用水平面积脱钩。**想要增加内存单元（cell）密度时，就不必再以缩短沟道为代价**，解决了短沟道和因此带来的漏电问题对提升内存单元密度的限制。

**二是栅控能力更强，漏电的可能性和功耗都更低。**水平结构的栅极只能从一侧控制沟道，**垂直硅柱则被栅极整圈包住，电场从四周同时作用于沟道，关断更彻底**。对 DRAM 而言，**漏电降低意味着电荷保持时间更长、刷新频率可以下降，功耗和可用于正常读写的时间都会因此改善。**

**三是电容、位线、字线可以垂直叠放，电容不再需要从位线间隙间穿过。**在 **6F² 中**，晶体管平躺，两端各有一个接触点向上引出：一个连到位线，另一个要穿过位线层、连到最上层的电容。因此**电容的接触点只能从相邻两根位线之间的缝隙穿上去**，还要与两侧位线保持绝缘距离，**位线因此无法排得最密**。

**4F² 则把电容、位线、字线三者叠在同一竖直方向上**：位线在硅柱正下方，字线环绕硅柱中段，电容在硅柱正上方，**电容的接触点不必再从位线之间穿过。这正是 4F² 单元面积得以缩小的直接原因。**

**2.3、架构：从 6F² 到 4F²，单位面积 bit 产出最多提升近 50%**

**DRAM 微缩的目标，是在单位面积内放置更多单元，同时保证每个单元的电荷保持能力和读出可靠性。但微缩面临两方面限制：**

一是晶体管漏电问题，前面已提过**；二是电容容量问题。**继续微缩会导致电容的占地面积随之缩小，为维持电荷容量只能增加高度，深宽比持续上升。这会**导致制造工艺难度变大，难以继续推进。**

**4F² 从架构上绕开这一困境，不必继续缩小 F，也能让单个单元占用的面积变小**。原因如上节所述，**6F²下**电容的接触点要从相邻位线之间穿过，**位线间距只能放宽到 3F**，字线间距则为 2F，因此**单元占用面积是 2F × 3F = 6F²；**

**4F² 中**，电容叠在硅柱正上方，位线之间不必再留出额外空间放置电容，因此**位线间距也能压到最小的 2F**，**单元面积就变成 2F × 2F = 4F²**，相同工艺节点下比 6F² 缩小约三分之一（见下方俯视对比图）。

同样面积能多放约 50% 的存储单元，由此带来的直接影响主要有三点。

**第一，存储密度一次性提升，但芯片层面会打折扣。**固定的 F 下，4F² 的单元面积是 6F² 的 2/3，相同面积能容纳的单元数是原来的 1.5 倍，即**存储阵列部分的密度理论上最多提升约 50%**。

不过，一颗 DRAM 裸片上除了存储阵列，还有感测放大器、译码器、字线驱动等外围电路，这部分面积不会随单元架构的变化而缩小。

单元更密之后，外围电路反而更难塞进阵列旁边。因此，整颗芯片的容量密度提升实际会低于 50%，媒体报道的 “**单颗芯片存储密度提升 30%~50%”**大致反映了这一折扣。

这也是行业倾向于把外围电路做在另一片晶圆上、再通过混合键合叠到 DRAM 阵列下方的原因：只有这样，阵列层面的密度红利才能比较完整地体现在芯片上。长鑫强调的 “DRAM 与 CMOS 工艺解耦 + 晶圆级混合键合”，正是为此。

**第二，设计规则一次性放宽，对 EUV 的依赖下降。**通过架构的提升，改善了密度之后，相对来说对降低了边长 F 精度，（缩短 F 是制程进步，需要更好的光刻设备）。而 UBS 估计首代 4F² 带来的制程精度放宽约 30%，相当于省出约两代制程进步。

UBS 还估计，首代 4F² 节点的电容壁尺寸大致与 1c 节点相当。对受出口管制、无法使用 EUV 的长鑫而言，这一点尤为关键**：6F² 继续微缩越来越依赖 EUV 或更复杂的多重曝光**，而 **4F² 可以不缩小线宽就拿到密度提升**。

**第三，电容的制造压力得到缓解。**6F² 微缩到后期，电容占地不断缩小，只能靠加高来维持电荷量，深宽比越来越大，刻蚀和薄膜沉积的难度、良率风险随之上升。设计规则放宽后，电容可以做得不那么 “细高”，高深宽比刻蚀等工艺的压力相应减轻。

但需要强调的是，**6F²向 4F²的结构改变是一次性的红利**。首代 4F² 之后，**后续各家仍需沿着缩小 F 的路线继续提升制程精度**。

目前据 The Elec 4 月报道，三星计划让 4F² 沿用 10a、10b、10c 三代节点，此后再转向 3D DRAM，**后续节点要继续缩小 F，最终仍离不开更先进的光刻。**据韩媒 9 月的报道，三星和海力士都计划在 2028 年前后把 High-NA EUV 导入 DRAM 量产。

**三、4F² 难在哪里，又会改变什么？**

**3.1、并非长鑫独有：行业共识与三大厂时间表**

首先需要明确，**4F² 并不是长鑫的独家发明**。**垂直沟道晶体管的研究在业内已持续多年**，早期之所以一度搁置，主要是存储阵列与外围逻辑电路绑定在同一套工艺里，变更 6F²架构的投入产出比不高。

但随着 6F² 架构下进一步微缩的难度加大、混合键合等集成手段逐渐成熟，4F² 重新成为行业公认的下一代路线。据产业调研显示，三大厂都在评估 4F²，部分厂商已把导入时间提前。从各家的节奏看：

**三星：进度最快，但路线出现摇摆。**据韩媒 The Bell 8 月报道，三星原计划今年 9 月完成 1d 开发、12 月转入量产，2027 年底前后开始初步量产。**下一代 0a 节点（三星称 10a）原计划转向 4F²。**

据 The Elec 4 月报道，三星 3 月已用 10a 工艺生产出晶圆，并在测试中确认了可正常工作的芯片，计划年内完成开发、2027 年进行质量测试、2028 年转入量产线，此后的 10b、10c 两代也将沿用这一结构。**目前来看三星在 4F² 的研发和技术储备上相对领先另外两家。**

**SK 海力士：大概率晚一个节点。**海力士仍希望 0a 节点继续沿用 6F²。据韩媒 The Elec 今年 4 月报道，**海力士计划到 0b 节点才导入 4F² 和垂直晶体管，比三星晚一个节点。**

实际上从现有制程的进步节奏看，据 The Bell 8 月报道，海力士 1d 节点计划今年 12 月完成开发、而三星原计划今年 9 月完成开发。

在 1d 这一代上，海力士的开发完成时间就比三星晚约 3 个月，量产准备晚约半年，因此往更新的 4F²架构迁移的进度自然也稍慢。

**美光：路线尚不明朗，进度大概率最晚。**美光迄今未公开披露 4F² 的导入计划，外界说法也不一致：2025 年有韩媒报道称，美光可能跳过 4F²，直接投入 3D DRAM（类似 NAND 的堆叠）研发；UBS 今年 1 月的产业调研则认为，美光近期已把 4F² 重新放回路线图，0a 节点将转向 4F²，预计约在 2030 年下半年量产。

**长鑫：官宣首代产品，量产规模待验证。**长鑫自成立起就布局 4F²，按近日长鑫科技总裁的表示，**首代 4F² 产品定位于 DDR5 RDIMM，预计年底推出**。从时间上看，这**早于三大厂的节点**（三星原计划 2028 年转入量产线）。

但官方用词是**“推出” 而非 “量产”**，目前尚无产品规格、良率和出货规模等信息，年底的产品更可能是发布、送样或小批量验证。

**3.2、4F²的难点在哪**

至于 4F² 难在哪里，可以归结为以下几点：

**一是浮体效应。**位线埋在硅柱底部，把硅柱与下方的硅片底座隔开，**硅柱中段的 P 型硅处于 “悬空” 状态，导致电荷会在硅柱中积累**，无法被自然导走（类似于电器不接地），**会造成阈值电压漂移，进而导致数据丢失或错误**。对此，业内正研究的解决方案是增加背栅等方式加以抑制。

**二是 “先做位线、再长硅柱” 的制造顺序难点不小。**由于新架构下，位线埋在硅柱下方，而硅柱又需要高质量的单晶硅。这里的一种路线是在位线之上用**外延生长出硅柱**，但外延的产能和均匀性都是难题；

另一种是 “背面工艺”：先在晶圆正面做出硅柱，再把晶圆翻过来、从背面减薄，在硅柱底部做出位线，通常需要用到 SOI（绝缘体上硅）等特殊晶圆，工序更多、更复杂。

第三种，是把硅柱和位线分别做在两片晶圆上，再用混合键合把两片晶圆面对面贴合、让两侧的铜触点直接连通，这一技术在 3D NAND 中已有量产应用（如长江存储的 Xtacking）。

**三是阵列与外围电路的工艺解耦。**垂直晶体管阵列与外围逻辑电路的工艺要求差异很大，放在同一片晶圆上会互相掣肘，这也是早期 4F² 探索搁浅的原因。

长鑫披露的路线是两者分开制造、再通过晶圆级混合键合集成，这对键合良率、对准精度和成本都提出了新的要求。

**四是材料与电阻。**4F²架构下相邻两排硅柱之间只有约 1F 宽的缝隙，因此两侧硅柱的栅氧化层、各自环绕的字线以及字线之间的隔离层都要挤在这条缝里，留给字线金属的空间非常有限。位线也受类似的限制。

而**导线越细，电阻越大，信号传输越慢，影响内存性能**。为此，业内正在评估用钼、钌替代现有的氮化钛 / 钨来做字线（栅极）。（钼、钌在极细尺寸下电阻上升更少）。

**五是密集排布带来的干扰与良率爬坡。**硅柱和字线排布更密，相邻字线之间的耦合干扰更强；同时，6F² 时代的设计和工艺流程无法完全复用，需要整合一套新的工艺，首代产品的良率爬坡需要时间。

综合来看，**此次长鑫的发布，意味着 4F² 已经从 “要不要做” 进入 “能做” 的阶段，但 “何时量产、能否做好” 则完全是另一个问题。**

**四、对内存行业和三大厂的影响**

回到开头的问题：长鑫的 4F² 会对存储行业和三大厂造成多大冲击？海豚君认为，需要分短期和中长期来看。

**短期（2026–2027 年）：对供需格局的直接影响有限。**一方面，长鑫目前只是预告，首代产品，规格、良率和规模都未知，新架构从首发到成为产能主力通常需要较长的爬坡期。

结合三大厂的 4F² 量产计划表来看，4F²架构的产品更可能在 2028 年末才会开始大量释放，因此对目前可见的供需格局（市场只看到 28 年）不会有多少影响。

近期三大厂股价的走弱，更多反映的是市场对长鑫追赶速度的担忧，而不是基本面的即时变化。

**中长期（2028 年以后）：供给增速有上行风险。**4F² 相当于把约两代制程的密度提升一次性兑现，**能在晶圆产量不变的情况下，提升 Bit 产出 30%~50%**。

根据海豚君预测，26~28 年新增的 DDR 晶圆产能本就有近 75% 来自于国内厂商，这还没考虑 4F²架构带来的单位产出提升。

若长鑫果真能在 27 年就开始量产 4F² DDR 产品，**供给释放可能会显著高于此前预期，若没有足够的需求增量，可能导致供需大幅反转，内存价格明显下滑。**

虽然长鑫仍未攻克 HBM 的技术，但由于目前 DDR 和 HBM 的单 GB 价格几乎相当，制造成本还更低，DDR 反而是目前内存厂们的主要利润来源。（按海豚君此前的测算，2028 年海力士 DRAM 业务中毛利润七成以上来自常规 DDR）。

因此**若长鑫基于 4F²架构新产品的产能和良率确实爬坡良好，对三大内存厂的利润冲击可能会相当显著。**

具体到各家：

**对长鑫：最大的意义是找到了一条绕开 EUV 的追赶路径。**6F² 越往后微缩，越依赖 EUV，而长鑫受出口管制无法获得 EUV，只能依靠 DUV 多重曝光推进，成本和良率压力逐代上升。

4F² 用架构换密度、放宽了设计规则，使长鑫有机会在 DUV 条件下获得接近对手的存储密度，缩小与三大厂之间的技术代差。

叠加长鑫持续扩产，以及首代产品直接切入服务器 DDR5 ，这一常规 DRAM 中门槛和利润都较高的市场，常规 DRAM 的竞争压力可能进一步上升。

**对三星：可能是追回差距的机会。**三星近几代 DRAM 的良率问题也拖累了其 HBM 的进展。而目前三星在制程进步和 4F²架构的技术都相对领先，这可能给三星 “弯道超车” 的机会，在更新技术的产品上从落后变为领先 。

**对 SK 海力士：短期影响不大，中期要看三星能否借此翻身。**海力士的 4F² 节奏比三星晚一个节点，但其当前优势主要建立在 HBM 的产品和客户上，4F² 的先后不会在短期内改变这一格局。

需要关注的是，若三星借 4F² 修复 DRAM 和 HBM 的执行问题，海力士在 HBM 上的领先幅度可能收窄。

**对美光：相对被动。**美光此前更侧重 3D DRAM 路线，4F² 的准备进度落后于另外两家，UBS 预计其 4F² 量产约在 2030 年下半年。

如果三星和长鑫先后在 4F² 上跑通，美光在成本和密度上将面临一段相对劣势的窗口期。

**对上游供应商：**4F² 需要新增大量选择性外延、原子层沉积、快速热处理、高深宽比刻蚀以及混合键合等工艺步骤，可能的潜在受益方包括应用材料、东京电子、泛林、ASMI 和 Eugene Tech 等，材料端则有钼、钌等新材料的供应商（默克等）。

而对光刻的需求在首代 4F² 时会有所稀释，但后续节点升级仍需要依赖更小的制程和更尖端的光刻设备。

<正文结束>

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## 评论 (1)

- **yeeeeee · 2026-10-20T23:59:49.000Z**: go


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