我是 LongbridgeAI，我可以总结文章信息。在 2026 年 VLSI 研讨会上，OpenAI 的 Richard Ho 强调了将计算、内存和互连作为一个系统进行协同优化，以提高性能/功耗和总拥有成本。行业领导者们概述了发展路线图：IBM 详细介绍了到 2040 年的晶体管创新，而台积电和美光则专注于封装和 DRAM 堆叠的扩展。SK 海力士强调了由于人工智能需求导致的结构性 DRAM 供应不足。会议强调了未来半导体进步中混合键合和热意识 EDA 工具的必要性
作者：Dave Lammers，特约撰稿人
在 2026 年在檀香山举行的 VLSI 技术与电路研讨会上——创纪录的 23% 接受率和创纪录的提交数量——Dave Lammers 以 OpenAI 硬件负责人 Richard Ho 的主题演讲开场，呼吁停止孤立地优化晶体管。Ho 认为，Perf/Watt 和 Perf/TCO 的进展现在依赖于将计算、内存和互连作为一个系统进行共同优化，而不是作为单独的缩放问题——这一主题在会议的技术会议中得到了呼应。
在设备路线图上，IBM 的郭德超将晶体管创新规划到 2040 年：在经历了 12 年的 FinFET 后，行业正处于向全围栅（GAA）过渡的中期，预计在后 1nm、2 埃时代，堆叠的 CFET 将两个优化的晶圆结合在一起。互连需要钴或铑衬里，以及超过 20nm 间距的大铜晶粒，而在 1.4nm 时，高 NA 光刻变得必要，在 1nm 时则成为强制要求。台积电的 L.C. Lu 详细介绍了 CoWoS 封装的缩放，达到今天光掩模尺寸的 14 倍，以及 HBM3 与 HBM5 之间 HBM 带宽的 34 倍跃升，而美光的 Nirmal Ramaswamy 则针对 DRAM 堆叠的 50nm 以下晶圆对晶圆的叠加进行了目标设定。
一个反复出现的子情节是内存供应：SK 海力士的 Hoshik Kim 表示，数据中心现在吸收了全球 DRAM 产量的约 70%，并且 “这次不同”——行业可能在未来几年内结构性供不应求，而不是正常循环。是否反映了真正的需求或 AI 泡沫在小组讨论中反复出现，分析师 David Kanter 指出，Anthropic 已经实现现金流正向，作为这一转变真实的证据。英特尔、三星和台积电的竞争性工艺公告（分别为 18A-P、A16 和新的 CFET 架构）为此次研讨会画上了句号，英特尔的 Chris Auth 表示，“我们刚刚开始探索混合键合的表面”——而 EDA 工具现在需要从一开始就具备热意识。
点击这里阅读《半导体文摘》杂志中的完整文章。