--- title: "長鑫把晶體管 “豎起來”：繞開 EUV 的追趕路，會撼動存儲三巨頭嗎？" type: "Topics" locale: "zh-HK" url: "https://longbridge.com/zh-HK/dolphin/post/44390427.md" datetime: "2026-10-16T12:14:25.000Z" locales: - [en](https://longbridge.com/en/dolphin/post/44390427.md) - [zh-CN](https://longbridge.com/zh-CN/dolphin/post/44390427.md) - [zh-HK](https://longbridge.com/zh-HK/dolphin/post/44390427.md) author: "[Dolphin Research](https://longbridge.com/zh-HK/dolphin.md)" generator: "portal-rs" --- # 長鑫把晶體管 “豎起來”：繞開 EUV 的追趕路，會撼動存儲三巨頭嗎？ $長鑫科技(688825.SH) 宣佈公司在 DRAM 器件、4F² 架構和混合鍵合方向上的技術積累取得了重大突破，海外三大存儲廠股價被 “嚇得” 泥沙俱下。 市場擔憂點：一項技術壁壘一旦被中國廠商突破，量產速度飛速；而 4F² 本身又是一項直接提升單位產出的技術，兩者疊加，意味着國內 DRAM 的有效供給可能比此前預期增長得更快。 最受關注的兩項變化：一是**單元架構從主流的 6F² 切換到 4F²的技術進展**；二是支撐這一架構的自研 **VSG（Vertical Surrounded Gate，垂直環繞柵極）晶體管**。 這兩項變化的直接意義在於存儲密度。同一工藝節點下，4F² 的單元面積比 6F² 小約三分之一，相當於同樣面積內可以多放約 50% 的存儲單元，**DRAM 的單位產出有望大幅提升**。 這條消息到底會對存儲行業和三大廠產生多大的影響？要回答這個問題，需要先把技術本身講清楚。海豚君將圍繞以下幾個問題展開： 1）DRAM 的存儲單元和陣列是怎麼構成的？目前主流的 6F² 長什麼樣？ 2）從水平晶體管到垂直環繞晶體管、從 6F² 到 4F²，到底改變了什麼？ 3）4F² 難在哪裏？是長鑫獨有的技術，還是行業共同的方向？ 4）這對內存行業和三大廠的影響有多大？ **以下為詳細分析：** **一、單個存儲單元：1T1C 結構** **1.1、1T1C：電容存數據，晶體管當開關** 作為後續討論的基礎，我們先簡要理解下 DRAM 最底層的技術基礎。簡單來説，**DRAM 的最小存儲單位是單元（cell）。** **1T1C 就是一個晶體管**（transistor）**加一個電容**（capacitor）**，二者合一構成一個最小存儲單元，存儲 1 bit**。結構拓撲圖如下虛框所示： **電容：實際 “存儲” 數據的地方，**通過存儲電荷來代表二進制數據。有電荷表示 1，無電荷表示 0。 **晶體管：起到開關的作用，**控制電流在電容與位線（也就是每個電容配的一根導線）之間能否連通。開關打開時可以寫入或讀出，關閉時電荷保持在電容中。 而我們**需要重點關注的晶體管，其內部則由以下部件構成**： **源極與漏極：**晶體管的兩個端口，一端連接電容，一端連接位線（該電容的導線）。兩者均為 N 型摻雜硅，含有大量可自由移動的電子，可以導電。 **襯底：**源極與漏極之間為 P 型硅，可移動電子很少，默認狀態下兩端不導電，隔斷電容和位線。 **柵極與柵氧化層：**柵極為導體，位於源漏兩級區域的上方，與硅之間隔着幾納米厚的絕緣層（柵氧化層），柵極連接字線（開關器，可以控制一整排的 1T1C 的電源開關）。 **溝道：**柵極施加正電壓後，電場將襯底（P 型硅內）的電子吸引至絕緣層下方的硅表面，形成一層導電通道，讓源極與漏極接通、電流通過；撤去電壓後則通道消失，電流斷開。 通過以上幾個部件的合作，就能**通過字線控制晶體管的導電與否，進而實現對電容的充放電，即對數據的讀寫。** **1.2、字線與位線：把單元連成陣列** 單個單元只能存儲 1 bit，而一顆 DRAM 芯片裏有上百億個這樣的單元，它們既要排得足夠緊密，又要能被準確地單獨找到、讀寫。因此 DRAM 採用了 “行列交叉” 的組織方式：**所有單元排成矩陣，再用兩組相互垂直的導線把它們連接起來——橫向的字線負責 “選中哪一行”，縱向的位線負責 “傳輸數據”**。具體來看： **字線（Word line）：負責控制柵極的開關**，連接同一行所有晶體管的柵極。對某根字線施加電壓，該行全部晶體管同時打開，其餘行保持關閉。即字線負責選擇行。 **位線（Bit line）：負責數據的寫入和讀出**，連接同一列所有晶體管的漏極，進而連接着電容。由於每個單元都位於一根字線與一根位線的交叉點上，因此內存地址分為行地址和列地址，字線和位線可共同確定唯一的單元。 **在這一結構下，單元的實際讀、寫、刷新過程如下：** **寫入：**激活目標行字線，晶體管打開；位線施加高電壓為電容充電，寫入 1；施加低電壓使電容放電（減電壓），寫入 0；隨後關閉字線。 **讀出：**晶體管導通後，若電容內有電荷，會流入位線並引起電壓的微小變化，進而判定為 0 或 1。 **刷新：**一方面，讀取時會消耗電容中的電荷；另一方面即便晶體管斷開狀態下，輕微漏電也不可避免，電容中的電荷會逐漸流失**。** 因此需要週期性地讀取每個單元並重新寫入，這也是 DRAM 被稱為 “動態” 存儲器的原因。 值得特別注意的是，**漏電的根本原因，一是襯底（即 P 型硅）即便在柵極關閉狀態下也並非完全絕緣，會有少量電子漏過；而是電容越小之後，也容易漏電。** **且襯底越短、漏電和數據丟失的可能性就越高，這是限制內存單元排布密度和製程精度進一步提升的重要原因之一。**（若其他條件不變，密度和精度越高，襯底也會更短） **二、6F² 到 4F²：變化在哪？** **2.1、6F² 的實際佈局：晶體管平躺** 以上是拓撲上的連接關係。落到硅片上，每個**單元實際物理排布結構，是決定每個單元要佔多大面積，也就是 DRAM 單位產出量的重要決定因素**。 目前主流 DRAM 均採用 6F² 佈局，從下往上大致分為三層：最底層是晶體管和字線，中間是位線，最上層是電容（見下圖）。 **第一，晶體管 “平躺” 在硅片表面，且兩個一組。**一條條斜向的單晶硅長條（稱為有源區）水平排列在硅片表面，彼此之間用絕緣的隔離區隔開。每個單晶硅長條被兩條字線（柵極）穿過，形成兩個可控的晶體管開關。（無字線穿過有源區部分是單純的導線功能） 因此，每一條有源區對接兩個電容（一個晶體管開關控制一個），但共用一條位線。 **第二，字線埋在硅裏，溝道是 U 形：**為抑制短溝道效應帶來的漏電，6F² 早已不使用教科書式的平面晶體管，而是在單晶硅長條內刻出溝槽，把字線（柵極）埋進槽內。這樣在不增加佔地的前提下拉長了溝道，減輕了漏電的可能。但無論溝道怎麼彎，晶體管仍是水平放置的。 **第三，位線、字線和電容的排列結構不同，**具體情況在下文討論 4F²結構時一併展開。 *注：這裏的 F 即 Feature size，指製造工藝在芯片上能做出的最小線寬。DRAM 每一代製程的進步（如 1a、1b、1c），本質上就是 F 在縮小。* *製程命名用 1 開頭，意味着 F 是 10nm 以上的邊長，個位數上的 a 到 c 代表着它的個位數是越來越小的。後面再到 0a，就意味着 F 邊長就進入個位數納米了。* *業內習慣用 F² 的倍數來表示單元面積：6F² 即每個單元佔 6 個邊長為 F 的小方格，4F² 則只佔 4 個，這樣就能撇開具體制程，直接比較不同架構的面積效率。* **2.2、晶體管：從 “平躺” 到 “豎立 + 環繞”** **4F² 的起點是晶體管形狀的變化，從水平的長條改變為豎直的長管**，因此才會被命名為 VSG（Vertical Surrounded Gate）。 VSG 相比傳統晶體管開關的最**主要變化在於兩點：一是晶體管從水平放置改為豎直放置，二是起控制作用的柵極從只在溝道（P 型硅）上面放置一層，改變為環繞整個溝道一圈。**（具體可參考下圖） **以上結構的變化主要帶來了以下幾方面影響：** **一是溝道長度與佔地面積脱鈎。**水平結構中，源極、溝道、漏極橫向排開，溝道越長、佔用的水平面積就越大。 垂直結構下，**溝道長度由硅柱的高度決定**，和其佔用水平面積脱鈎。**想要增加內存單元（cell）密度時，就不必再以縮短溝道為代價**，解決了短溝道和因此帶來的漏電問題對提升內存單元密度的限制。 **二是柵控能力更強，漏電的可能性和功耗都更低。**水平結構的柵極只能從一側控制溝道，**垂直硅柱則被柵極整圈包住，電場從四周同時作用於溝道，關斷更徹底**。對 DRAM 而言，**漏電降低意味着電荷保持時間更長、刷新頻率可以下降，功耗和可用於正常讀寫的時間都會因此改善。** **三是電容、位線、字線可以垂直疊放，電容不再需要從位線間隙間穿過。**在 **6F² 中**，晶體管平躺，兩端各有一個接觸點向上引出：一個連到位線，另一個要穿過位線層、連到最上層的電容。因此**電容的接觸點只能從相鄰兩根位線之間的縫隙穿上去**，還要與兩側位線保持絕緣距離，**位線因此無法排得最密**。 **4F² 則把電容、位線、字線三者疊在同一豎直方向上**：位線在硅柱正下方，字線環繞硅柱中段，電容在硅柱正上方，**電容的接觸點不必再從位線之間穿過。這正是 4F² 單元面積得以縮小的直接原因。** **2.3、架構：從 6F² 到 4F²，單位面積 bit 產出最多提升近 50%** **DRAM 微縮的目標，是在單位面積內放置更多單元，同時保證每個單元的電荷保持能力和讀出可靠性。但微縮面臨兩方面限制：** 一是晶體管漏電問題，前面已提過**；二是電容容量問題。**繼續微縮會導致電容的佔地面積隨之縮小，為維持電荷容量只能增加高度，深寬比持續上升。這會**導致製造工藝難度變大，難以繼續推進。** **4F² 從架構上繞開這一困境，不必繼續縮小 F，也能讓單個單元佔用的面積變小**。原因如上節所述，**6F²下**電容的接觸點要從相鄰位線之間穿過，**位線間距只能放寬到 3F**，字線間距則為 2F，因此**單元佔用面積是 2F × 3F = 6F²；** **4F² 中**，電容疊在硅柱正上方，位線之間不必再留出額外空間放置電容，因此**位線間距也能壓到最小的 2F**，**單元面積就變成 2F × 2F = 4F²**，相同工藝節點下比 6F² 縮小約三分之一（見下方俯視對比圖）。 同樣面積能多放約 50% 的存儲單元，由此帶來的直接影響主要有三點。 **第一，存儲密度一次性提升，但芯片層面會打折扣。**固定的 F 下，4F² 的單元面積是 6F² 的 2/3，相同面積能容納的單元數是原來的 1.5 倍，即**存儲陣列部分的密度理論上最多提升約 50%**。 不過，一顆 DRAM 裸片上除了存儲陣列，還有感測放大器、譯碼器、字線驅動等外圍電路，這部分面積不會隨單元架構的變化而縮小。 單元更密之後，外圍電路反而更難塞進陣列旁邊。因此，整顆芯片的容量密度提升實際會低於 50%，媒體報道的 “**單顆芯片存儲密度提升 30%~50%”**大致反映了這一折扣。 這也是行業傾向於把外圍電路做在另一片晶圓上、再通過混合鍵合疊到 DRAM 陣列下方的原因：只有這樣，陣列層面的密度紅利才能比較完整地體現在芯片上。長鑫強調的 “DRAM 與 CMOS 工藝解耦 + 晶圓級混合鍵合”，正是為此。 **第二，設計規則一次性放寬，對 EUV 的依賴下降。**通過架構的提升，改善了密度之後，相對來説對降低了邊長 F 精度，（縮短 F 是製程進步，需要更好的光刻設備）。而 UBS 估計首代 4F² 帶來的製程精度放寬約 30%，相當於省出約兩代製程進步。 UBS 還估計，首代 4F² 節點的電容壁尺寸大致與 1c 節點相當。對受出口管制、無法使用 EUV 的長鑫而言，這一點尤為關鍵**：6F² 繼續微縮越來越依賴 EUV 或更復雜的多重曝光**，而 **4F² 可以不縮小線寬就拿到密度提升**。 **第三，電容的製造壓力得到緩解。**6F² 微縮到後期，電容佔地不斷縮小，只能靠加高來維持電荷量，深寬比越來越大，刻蝕和薄膜沉積的難度、良率風險隨之上升。設計規則放寬後，電容可以做得不那麼 “細高”，高深寬比刻蝕等工藝的壓力相應減輕。 但需要強調的是，**6F²向 4F²的結構改變是一次性的紅利**。首代 4F² 之後，**後續各家仍需沿着縮小 F 的路線繼續提升製程精度**。 目前據 The Elec 4 月報道，三星計劃讓 4F² 沿用 10a、10b、10c 三代節點，此後再轉向 3D DRAM，**後續節點要繼續縮小 F，最終仍離不開更先進的光刻。**據韓媒 9 月的報道，三星和海力士都計劃在 2028 年前後把 High-NA EUV 導入 DRAM 量產。 **三、4F² 難在哪裏，又會改變什麼？** **3.1、並非長鑫獨有：行業共識與三大廠時間表** 首先需要明確，**4F² 並不是長鑫的獨家發明**。**垂直溝道晶體管的研究在業內已持續多年**，早期之所以一度擱置，主要是存儲陣列與外圍邏輯電路綁定在同一套工藝裏，變更 6F²架構的投入產出比不高。 但隨着 6F² 架構下進一步微縮的難度加大、混合鍵合等集成手段逐漸成熟，4F² 重新成為行業公認的下一代路線。據產業調研顯示，三大廠都在評估 4F²，部分廠商已把導入時間提前。從各家的節奏看： **三星：進度最快，但路線出現搖擺。**據韓媒 The Bell 8 月報道，三星原計劃今年 9 月完成 1d 開發、12 月轉入量產，2027 年底前後開始初步量產。**下一代 0a 節點（三星稱 10a）原計劃轉向 4F²。** 據 The Elec 4 月報道，三星 3 月已用 10a 工藝生產出晶圓，並在測試中確認了可正常工作的芯片，計劃年內完成開發、2027 年進行質量測試、2028 年轉入量產線，此後的 10b、10c 兩代也將沿用這一結構。**目前來看三星在 4F² 的研發和技術儲備上相對領先另外兩家。** **SK 海力士：大概率晚一個節點。**海力士仍希望 0a 節點繼續沿用 6F²。據韓媒 The Elec 今年 4 月報道，**海力士計劃到 0b 節點才導入 4F² 和垂直晶體管，比三星晚一個節點。** 實際上從現有製程的進步節奏看，據 The Bell 8 月報道，海力士 1d 節點計劃今年 12 月完成開發、而三星原計劃今年 9 月完成開發。 在 1d 這一代上，海力士的開發完成時間就比三星晚約 3 個月，量產準備晚約半年，因此往更新的 4F²架構遷移的進度自然也稍慢。 **美光：路線尚不明朗，進度大概率最晚。**美光迄今未公開披露 4F² 的導入計劃，外界説法也不一致：2025 年有韓媒報道稱，美光可能跳過 4F²，直接投入 3D DRAM（類似 NAND 的堆疊）研發；UBS 今年 1 月的產業調研則認為，美光近期已把 4F² 重新放回路線圖，0a 節點將轉向 4F²，預計約在 2030 年下半年量產。 **長鑫：官宣首代產品，量產規模待驗證。**長鑫自成立起就佈局 4F²，按近日長鑫科技總裁的表示，**首代 4F² 產品定位於 DDR5 RDIMM，預計年底推出**。從時間上看，這**早於三大廠的節點**（三星原計劃 2028 年轉入量產線）。 但官方用詞是**“推出” 而非 “量產”**，目前尚無產品規格、良率和出貨規模等信息，年底的產品更可能是發佈、送樣或小批量驗證。 **3.2、4F²的難點在哪** 至於 4F² 難在哪裏，可以歸結為以下幾點： **一是浮體效應。**位線埋在硅柱底部，把硅柱與下方的硅片底座隔開，**硅柱中段的 P 型硅處於 “懸空” 狀態，導致電荷會在硅柱中積累**，無法被自然導走（類似於電器不接地），**會造成閾值電壓漂移，進而導致數據丟失或錯誤**。對此，業內正研究的解決方案是增加背柵等方式加以抑制。 **二是 “先做位線、再長硅柱” 的製造順序難點不小。**由於新架構下，位線埋在硅柱下方，而硅柱又需要高質量的單晶硅。這裏的一種路線是在位線之上用**外延生長出硅柱**，但外延的產能和均勻性都是難題； 另一種是 “背面工藝”：先在晶圓正面做出硅柱，再把晶圓翻過來、從背面減薄，在硅柱底部做出位線，通常需要用到 SOI（絕緣體上硅）等特殊晶圓，工序更多、更復雜。 第三種，是把硅柱和位線分別做在兩片晶圓上，再用混合鍵合把兩片晶圓面對面貼合、讓兩側的銅觸點直接連通，這一技術在 3D NAND 中已有量產應用（如長江存儲的 Xtacking）。 **三是陣列與外圍電路的工藝解耦。**垂直晶體管陣列與外圍邏輯電路的工藝要求差異很大，放在同一片晶圓上會互相掣肘，這也是早期 4F² 探索擱淺的原因。 長鑫披露的路線是兩者分開製造、再通過晶圓級混合鍵合集成，這對鍵合良率、對準精度和成本都提出了新的要求。 **四是材料與電阻。**4F²架構下相鄰兩排硅柱之間只有約 1F 寬的縫隙，因此兩側硅柱的柵氧化層、各自環繞的字線以及字線之間的隔離層都要擠在這條縫裏，留給字線金屬的空間非常有限。位線也受類似的限制。 而**導線越細，電阻越大，信號傳輸越慢，影響內存性能**。為此，業內正在評估用鉬、釕替代現有的氮化鈦 / 鎢來做字線（柵極）。（鉬、釕在極細尺寸下電阻上升更少）。 **五是密集排布帶來的干擾與良率爬坡。**硅柱和字線排布更密，相鄰字線之間的耦合干擾更強；同時，6F² 時代的設計和工藝流程無法完全複用，需要整合一套新的工藝，首代產品的良率爬坡需要時間。 綜合來看，**此次長鑫的發佈，意味着 4F² 已經從 “要不要做” 進入 “能做” 的階段，但 “何時量產、能否做好” 則完全是另一個問題。** **四、對內存行業和三大廠的影響** 回到開頭的問題：長鑫的 4F² 會對存儲行業和三大廠造成多大沖擊？海豚君認為，需要分短期和中長期來看。 **短期（2026–2027 年）：對供需格局的直接影響有限。**一方面，長鑫目前只是預告，首代產品，規格、良率和規模都未知，新架構從首發到成為產能主力通常需要較長的爬坡期。 結合三大廠的 4F² 量產計劃表來看，4F²架構的產品更可能在 2028 年末才會開始大量釋放，因此對目前可見的供需格局（市場只看到 28 年）不會有多少影響。 近期三大廠股價的走弱，更多反映的是市場對長鑫追趕速度的擔憂，而不是基本面的即時變化。 **中長期（2028 年以後）：供給增速有上行風險。**4F² 相當於把約兩代製程的密度提升一次性兑現，**能在晶圓產量不變的情況下，提升 Bit 產出 30%~50%**。 根據海豚君預測，26~28 年新增的 DDR 晶圓產能本就有近 75% 來自於國內廠商，這還沒考慮 4F²架構帶來的單位產出提升。 若長鑫果真能在 27 年就開始量產 4F² DDR 產品，**供給釋放可能會顯著高於此前預期，若沒有足夠的需求增量，可能導致供需大幅反轉，內存價格明顯下滑。** 雖然長鑫仍未攻克 HBM 的技術，但由於目前 DDR 和 HBM 的單 GB 價格幾乎相當，製造成本還更低，DDR 反而是目前內存廠們的主要利潤來源。（按海豚君此前的測算，2028 年海力士 DRAM 業務中毛利潤七成以上來自常規 DDR）。 因此**若長鑫基於 4F²架構新產品的產能和良率確實爬坡良好，對三大內存廠的利潤衝擊可能會相當顯著。** 具體到各家： **對長鑫：最大的意義是找到了一條繞開 EUV 的追趕路徑。**6F² 越往後微縮，越依賴 EUV，而長鑫受出口管制無法獲得 EUV，只能依靠 DUV 多重曝光推進，成本和良率壓力逐代上升。 4F² 用架構換密度、放寬了設計規則，使長鑫有機會在 DUV 條件下獲得接近對手的存儲密度，縮小與三大廠之間的技術代差。 疊加長鑫持續擴產，以及首代產品直接切入服務器 DDR5 ，這一常規 DRAM 中門檻和利潤都較高的市場，常規 DRAM 的競爭壓力可能進一步上升。 **對三星：可能是追回差距的機會。**三星近幾代 DRAM 的良率問題也拖累了其 HBM 的進展。而目前三星在製程進步和 4F²架構的技術都相對領先，這可能給三星 “彎道超車” 的機會，在更新技術的產品上從落後變為領先 。 **對 SK 海力士：短期影響不大，中期要看三星能否藉此翻身。**海力士的 4F² 節奏比三星晚一個節點，但其當前優勢主要建立在 HBM 的產品和客户上，4F² 的先後不會在短期內改變這一格局。 需要關注的是，若三星借 4F² 修復 DRAM 和 HBM 的執行問題，海力士在 HBM 上的領先幅度可能收窄。 **對美光：相對被動。**美光此前更側重 3D DRAM 路線，4F² 的準備進度落後於另外兩家，UBS 預計其 4F² 量產約在 2030 年下半年。 如果三星和長鑫先後在 4F² 上跑通，美光在成本和密度上將面臨一段相對劣勢的窗口期。 **對上游供應商：**4F² 需要新增大量選擇性外延、原子層沉積、快速熱處理、高深寬比刻蝕以及混合鍵合等工藝步驟，可能的潛在受益方包括應用材料、東京電子、泛林、ASMI 和 Eugene Tech 等，材料端則有鉬、釕等新材料的供應商（默克等）。 而對光刻的需求在首代 4F² 時會有所稀釋，但後續節點升級仍需要依賴更小的製程和更尖端的光刻設備。 <正文結束> **本文的風險披露與聲明：**[**海豚研究免責聲明及一般披露**](https://support.longbridge.global/topics/misc/dolphin-disclaimer) ### 相關股票 - [688825.CN](https://longbridge.com/zh-HK/quote/688825.CN.md) ## 評論 (1) - **yeeeeee · 2026-10-20T23:59:49.000Z**: go --- > **免責聲明: 本文僅供參考，不構成任何投資建議。**