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title: "“顛覆” HBM？英特爾 XBM 專利曝光：主打低封裝成本"
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description: "英特爾公佈 XBM 內存專利，以 UCIe 串行互連和後端 DRAM 架構替代 HBM 硅中介層，瞄準降低封裝成本、提升帶寬與密度。不過，預計 2030 年後才有望商業化，短期難撼動 SK 海力士、三星主導的 HBM 生態。"
datetime: "2026-07-08T13:32:31.000Z"
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# “顛覆” HBM？英特爾 XBM 專利曝光：主打低封裝成本

英特爾正尋求以一種全新內存架構挑戰高帶寬內存（HBM）的主導地位，但商業化前景仍遙遙無期。

英特爾上週公佈的一項專利申請揭示了其"跨批次內存"（XBM）架構方案。**該設計旨在繞開現有 HBM 對硅中介層（interposer）的依賴，通過後端工藝晶體管與串行 UCIe 互連取代傳統 DRAM 及其超寬接口，從而大幅壓縮封裝成本。**

據 Wccftech 報道，**XBM 的商業化目標時間節點定在 2030 年之後，與英特爾聯合軟銀旗下 SAIMEMORY 共同開發的 ZAM 內存架構時間線一致。**

HBM 市場目前由韓國廠商主導，供應緊張與成本高企的雙重壓力正推動業界尋找替代方案。英特爾此次專利曝光，為這一競爭格局增添了新的變量，但分析人士指出，生態系統壁壘與平台兼容性問題將是 XBM 走向市場的主要障礙。

## XBM 架構：以 UCIe 串行互連替代寬帶並行接口

根據專利內容，XBM 架構的核心在於將 DRAM 模塊連接至運行速率為 32 GT/s 的 UCIe I/O 模塊，I/O 信號通過基礎芯片（base die）進行路由。

每個 XBM 堆棧的單芯片容量介於 0.5GB 至 5GB 之間；每個子通道由 12 個數據模塊構成，8 層 XBM 堆棧最多可容納 96 個數據模塊，16 層堆棧則可達 192 個，通道運行頻率為 2GHz。

在封裝形式上，XBM 支持多種配置，包括封裝上內存（Memory-on-Package，MoP），可在更小的外形尺寸內實現更高帶寬與容量。這一靈活性被視為 XBM 相較於現有 HBM 方案的潛在優勢之一。

## 後端 DRAM 工藝：提升面積效率與 TSV 密度

XBM 在工藝層面的關鍵創新在於採用 1T1C（一晶體管一電容）後端 DRAM 結構。

據 Wccftech 報道，該方案將晶體管制造於後端金屬層（BEOL）而非前端硅基底，顯著提升了面積效率，從而為硅通孔（TSV）騰出更多空間，進而實現更高的內存密度與帶寬。

這一設計思路直接針對現有 HBM 的核心痛點。據集邦諮詢（TrendForce）援引全球經濟新聞的分析，傳統 HBM 在垂直堆疊 DRAM 芯片時需使用微凸塊工藝，製造成本較高；硅中介層則進一步增加了佈線複雜度與整體成本。XBM 的架構設計正是為解決上述限制而提出。

## SK 海力士與三星的先發優勢難以撼動

儘管 XBM 在技術層面具備一定吸引力，但其對現有競爭格局的衝擊力仍受到質疑。

據全球經濟新聞指出，SK 海力士與三星電子已在標準小芯片（chiplet）、UCIe 及扇出封裝等降本技術上深耕數年，在成本優化方面積累了相當的先發優勢。

更關鍵的障礙在於生態系統層面。目前以英偉達為核心的全球 AI 加速器生態已高度適配現有 HBM 架構及其寬帶並行接口，向替代內存架構的遷移面臨較高的平台兼容性與軟件適配成本。這意味着，即便 XBM 在技術指標上具備競爭力，其大規模商業落地仍需跨越相當高的行業慣性門檻。

XBM 的商業化時間窗口預計在 2030 年之後，這也意味着在可預見的未來，HBM 仍將是 AI 芯片高帶寬內存需求的主流解決方案，英特爾此次專利更多代表一種技術方向的探索，而非對現有市場格局的即時衝擊。

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