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title: "台積電先進製程激盪 35 年"
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datetime: "2022-04-18T08:51:55.000Z"
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# 台積電先進製程激盪 35 年

如果説台積電成功的首要原因是是開創了半導體業界首個代工的模式，那麼，持續不斷的在邏輯製程上的自主研發，則是維持台積電一直成功前行的燃料。從 1987 年的 3 微米制程到預計 2022 年量產的 3 納米，台積電平均 2 年開發一代新制程，這是台積電邏輯製程激盪的 35 年。

![台積電先進製程激盪35年](https://pub.pbkrs.com/uploads/2022/7ecba96887ccc3309b6534f457348182?x-oss-process=style/lg)

圖源：台積電

在製程的演進過程中，新的技術不斷被台積電研發出來和引入進去，如 Low-K/High-K、光刻技術、封裝技術、EUV 光刻機、FinFET 技術等等，而且台積電在各個製程節點上率先獲得規模效應。憑藉邏輯製程上的技術創新優勢，台積電贏得了代工市場的競爭主動性。

製程（也稱為工藝節點、工藝技術或簡稱節點）是指特定的半導體制造工藝及其設計規則，不同的製程節點通常意味着不同的電路代和架構，而且製程節點越小意味着特徵尺寸越小，從而也能生產出更快、更節能、更小的晶體管。接下來就讓我們來一探晶圓代工龍頭台積電的製程研發軌跡。

**3 微米制程**

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1987 年台積電成立，就開始進行製程技術開發。首先從台灣工研院移轉了 3.5 微米和 2 微米制程技術，並開始為當時的荷蘭飛利浦定製化 3 微米制程技術。

成立一年之後，台積電便成功研發出了 1.5 微米制程技術，此後陸續開發出 1.2 微米、1.0 微米、0.8 微米、0.6 微米、0.5 微米、0.3 微米及 0.25 微米制程技術。

**0.18 微米制程**

1999 年台積電推出了世界第一個 0.18 微米低功耗製程技術。低秏電製程是一個非常重要的製程技術，它的應用範圍非常的廣泛，包括移動電話、無線通訊、平板電腦、藍牙裝置、各式可攜式的消費電子產品，以及遊戲機產品等。之後，更每隔兩年就領先競爭對手推出下一代新的低功耗製程技術。

![台積電先進製程激盪35年](https://pub.pbkrs.com/uploads/2022/b47e8aa8d816b398daf20a3225bb4f33?x-oss-process=style/lg)

台積公司擁有業界最完備的超低功耗技術平台，涵蓋 0.18 微米到 16 納米 FinFET 的超低功耗製程，以滿足物聯網及穿戴式裝置市場多樣化的需求與創新。台積電的 16 納米超低功耗製程相比前一代能夠進一步降低操作電壓達 20~30%，以減少動態與靜態功耗，同時大幅延長物聯網及穿戴式產品電池的使用壽命達 2~10 倍。

**0.13 微米制程**

2001 年台積電又成功開發出了 0.13 微米的系統單片（System-on-a-Chip，SoC）銅／低介電係數（Cu/Low-K）製程技術。值得一提的是，當時台積電婉拒了國際知名 IDM 半導體企業的合作，堅持選擇建立自己的研發團隊，進行自主研發，最後領先自行研發出來，也成為其發展契機。

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台積公司此項技術涵蓋多種世界級 SoC CMOS 晶體管制程平台、超小尺寸的 SRAM 存儲器（2.43-1.87 平方微米）、世界最新的 193 納米光刻技術，和全球首個的 8 層低 K（K<＝2.9）銅導線。如今，它在消費電子、計算機、移動計算、汽車電子、物聯網和智能穿戴設備等領域有着廣泛的應用。

**90 納米制程**

2004 年 12 月在日本 SEMICON 會議上，台積電發佈，已順利使用浸沒式光刻（Immersion Lithography）技術生產出全功能 90 納米芯片。這也得益於，台積電與 ASML 合作開發出第一台浸沒式光刻機。

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台積電創新的浸沒式光刻採用波長 193 納米的光刻機，而非傳統的 157 納米乾式光刻機。台積電的此項創新不僅改寫了全球半導體產業的光刻機規格，也協助全球半導體也突破了摩爾定律的挑戰，並推動整個產業向更先進的工藝技術邁進。

**65 納米制程**

2005 年台積電成功試產 65 納米芯片，2006 年成功通過 65 納米制程技術的產品驗證。台積電 65 納米技術是該公司採用銅互連和低 k 介質的第三代半導體工藝。該技術支持的標準單元柵密度是台積電 90 納米工藝的兩倍。它提供了更好的集成和改進的芯片性能。2005 年，台積電亦推出 65 納米的低功耗（Low Power）工藝，以滿足客户需求。

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繼 65 納米 LP 工藝之後，台積電迅速推出了廣泛的工藝組合，包括：通用型 (GP)、混合信號/射頻 (MS/RF)、嵌入式 DRAM 存儲器 (eDRAM)、多次可編程非易失性存儲器 (MNVM)、嵌入式閃存 (eFLASH)、高壓 (HV)、電源管理 (BCD) 和 MEMS 工藝等。65 納米技術支持廣泛的應用，如移動設備、計算機、汽車電子、物聯網和智能可穿戴設備。

台積公司 65 納米制程技術與前一世代的 90 納米制程技術相較，65 納米制程技術的標準元件密度增為兩倍。此一製程具備更高的整合性、更好的芯片效能，並擁有創新電源管理技術，能大幅降低功耗量。

**40 納米制程**

2008 年，台積電成為第一家採用 40 納米制程技術為多個客户批量生產多種產品的代工企業。40 納米工藝集成了 193 納米浸沒光刻技術和超低 k 連接材料，在提高芯片性能的同時降低功耗。該工藝還創造了最小 SRAM(0.242 平方µm) 和宏觀尺寸最小的行業記錄。

40 納米通用 (GP) 型和低功耗 (LP) 工藝的原始柵極密度比 65 納米工藝高 235%。在相同的漏電流水平下，40 納米 GP 的性能比 65 納米 GP 高出 40%，在相同的工作速度下，功耗僅為 65 納米 GP 的一半。在相同的運行速度下，40 納米 LP 工藝與 65 納米 LP 工藝相比，可降低漏電流和功耗高達 51%。

除了上述製程之外，台積公司陸續推出更多樣的 40 納米邏輯製程技術以滿足客户不同的產品需求，包括 40 納米增強 LP 和 40 納米超低功耗 (ULP) 工藝。與 40 納米 LP 工藝相比，40 納米增強 LP 工藝的性能提高了 30%，而 40 納米 ULP 工藝的漏電流降低了 70%，功耗降低了 30%。

40 納米 GP 工藝技術所針對的主要是高性能應用，包括中央處理器 (CPU) 圖形處理器、遊戲機、網絡、fpga 和硬盤驅動器。40 納米 LP 和 40 納米增強型 LP 工藝的目標是智能手機、數字電視 (DTV)、機頂盒 (機頂盒)、遊戲和無線連接應用。40 納米 ULP 工藝適用於物聯網和可穿戴應用。

**28 納米制程**

2011 年，台積電成為世界上第一家提供 28 納米通用工藝技術的晶圓廠。台積電的 28 納米制程技術具有高性能和低功耗的優勢，再加上與 28 納米設計生態系統的無縫集成，使其更快地上市。

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台積電的 28 納米制程技術，主要採用高介電層／金屬閘極（High-k Metal Gate，HKMG）的 Gate-last 技術為主。相較於 Gate-first 技術，Gate-last 技術具備較低的漏電流以及能提供更佳的芯片效能等優勢。

28 納米制程技術支持廣泛的應用，包括 CPU、GPU、高速網絡芯片、智能手機、應用處理器 (application processor)、平板電腦、家庭娛樂、消費電子、汽車、物聯網等。

**22 納米制程**

22 納米超低功耗 (22ULP) 技術是基於台積電業界領先的 28 納米技術開發的，並於 2018 年第四季度完成了所有工藝資格認證。與 28 納米高性能緊湊 (28HPC) 技術相比，22ULP 可在圖像處理、數字電視、機頂盒、智能手機和消費產品等應用中減少 10% 的面積，提高 30% 以上的速度或降低 30% 以上的功率。

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22 納米超低漏 (22ULL) 技術開發已於 2018 年第四季度完成並進入風險生產階段，以支持物聯網和可穿戴設備應用。與 40ULP 和 55ULP 解決方案相比，新型的 ULL 設備和靜態隨機存取存儲器 (靜態隨機存取存儲器) 可以提供更低的功耗。

22 納米超低漏電製程技術（Ultra-Low Leakage, 22ULL）已順利完成開發並於 2018 年第四季按計劃開始試產，能夠支援物聯網及穿戴式裝置相關產品應用。與 40 納米 ULP 及 55 納米 ULP 製程相較，新的 ULL 元件和 ULL 靜態隨機存取記憶體（Static Random Access Memory, SRAM）可以大幅降低功耗。

**20 納米制程**

2014 年，台積電利用其創新的雙重曝刻（Double Patterning）技術，成為世界上第一家開始批量生產 20nm 半導體的公司，並在同年創造了台積電最快的產能提升記錄。截至 2015 年底，累計晶圓出貨量超過 100 萬片 12 英寸晶圓。

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20nm 技術比以前的技術節點提供了更好的密度和功率值，因為使用了節能的晶體管和互連，以及世界領先的雙重曝刻技術。與 28nm 製程相比，20nm 製程的性能提高了 15%，總功耗降低了三分之一。它是性能驅動產品和移動計算應用程序遷移的理想選擇。

**16/12 納米制程**

2013 年 11 月，台積電成功試產 16nm 鰭場效應晶體管 (FinFET) 製程技術，也成為業界首家為客户生產 16nm FinFET 全功能網絡處理器的代工廠。此時，台積電逐步追趕並超過當時在 14nm 工藝技術最強的英特爾。

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繼 16nm FinFET 工藝成功後，台積電又推出了 16nm FinFET Plus (16FF+) 工藝。由於良率與效能的快速攀升，16FF+ 在 2015 年 7 月迅速進入量產階段。2017 年開始用 16FF+ 技術為客户開始生產汽車產業應用產品。

台積電還推出了更具成本效益的 16nm FinFET 緊湊技術 (16FFC)，該技術於 2016 年第二季度投入生產。該製程同時進行晶片線寬微縮及製程簡化，因此能夠在降低芯片成本方面發揮最大效益。

而 12 納米精簡型製程技術（12 納米 FinFET Compact Technology，12FFC）則更進一步將晶體密度提升至該 16 納米世代的極致， 於 2017 年第二季進入生產。

與 20nm SoC 工藝相比，台積電的 16/12nm，16/12nm 工藝速度快 50%，功耗低 60%。它為下一代高端移動計算、網絡通信、消費電子和汽車電子應用提供卓越的性能和功耗優勢。

**10 納米制程**

2016 年第一季度，台積電開始接受客户的 10 納米產品設計定案，並於 2017 年初開始大量出貨。由於採取更大的製程微縮，該工藝較 16 納米 FinFET 製程技術，提升了 2 倍的邏輯密度，速度提高了 15%，功耗降低了 35%。

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台積電的 10nm FinFET 支持各種細分市場，包括應用處理器、蜂窩基帶和專用集成電路設計。

**7 納米制程**

2016 年 6 月，台積電的 7 納米 FinFET 工藝的 256Mb SRAM 良率達到 2 位數，2017 年四月開始試產，並於 2018 年底接獲超過四十個客户產品投片。第二代 7 納米（N7+）技術於 2018 年 8 月開始試產，2019 年進入全面生產，**N7+ 也是世界首個使用商業化的 EUV 製造技術**。

與此同時，台積電的 6nm FinFET (N6) 技術在 2019 年成功完成產品良率驗證。由於通過 EUV 光刻技術降低了掩模層和工藝複雜性，在生產相同產品時，N6 技術可以獲得比 N7 技術更好的成品率和更短的生產週期。此外，N6 製造工藝的邏輯密度比 N7 工藝高 18%。同時，其設計規則與台積電經過驗證的 N7 技術完全兼容，使其綜合設計生態系統可重複使用。因此，它提供了一個無縫的遷移路徑，在非常有限的工程資源下，為客户提供快速的設計週期，不僅可以實現產品從新技術提供的好處，而且可以顯著減少客户的產品設計週期和上市時間。

N6 技術於 2020 年第一季度開始試產，2020 年底批量生產。延續 7 納米家族在功耗及效能上的領先地位，N6 支援多樣化的產品應用，包括高階到中階移動產品、消費性應用、人工智能、網通、5G 基礎架構、GPU、以及 HPC。

與 10nm FinFET 工藝相比，台積電的 7nm FinFET 邏輯密度提高 1.6 倍，速度提高 20%，功率降低 40%。台積電推出兩款獨立的 7 納米 FinFET 產品，創造了另一項行業紀錄：一款為移動應用優化，另一款為高性能計算應用優化。

**5 納米制程**

2020 年第二季度，台積電成功量產 5 納米（N5）FinFET 製程技術。N5 技術是台積電第二代使用 EUV 的工藝技術，N5 技術比 N7 技術的速度快約 20%，或減少約 40% 的功率。N5 技術主要為客户提供智能手機和高性能計算應用的創新。

![台積電先進製程激盪35年](https://pub.pbkrs.com/uploads/2022/ca0fefb2edd86985d780b0c09747d5e2?x-oss-process=style/lg)

晶圓 18 廠 P1～P4 共 4 座 5 納米及 4 納米制程廠

此外，台積電也推出了 N5 技術的增強型 4nm (N4) 技術。N4 為下一波 N5 產品提供了性能、功率和密度方面的進一步增強。N4 技術的開發正在按計劃進行，進展良好，預計將於 2022 年開始批量生產。

在今年 3 月份的英偉達的 GTC 大會上，英偉達的 Hopper 架構就已經採用了台積電的 N4 技術。

**3 納米制程**

5 納米之後，台積電將迎來一個全時代的製程。據台積電的説法，N3 製程推出時將是業界最先進的製程技術，相較於 N5 製程技術，N3 製程技術的邏輯密度將增加約 70%，在相同功耗下速度提升 10-15%，或者在相同速度下功耗降低 25-30%。N3 製程技術的開發進度符合預期且進展良好，預計於 2022 下半年開始量產。

除了 5 納米，晶圓 18 廠也是台積電 3nm 的主要生產工廠，主要是 P5～P8 共 4 座 3 納米廠。P4～P6 的 Fab 18B 廠生產線則已建置完成。

**寫在最後**

技術是台積電的基石之一。3 納米之後，台積電還在超 2nm 節點以及 3D 晶體管、新存儲器和低 R 互連等領域加強探索，台積電邏輯製程研發的步伐不止。

本文參考資料：台積電官網關於邏輯製程的相關介紹。

**文章來源：**內容由公眾號半導體行業觀察（ID：icbank）原創，作者：杜芹。