台积电先进制程激荡 35 年

如果说台积电成功的首要原因是是开创了半导体业界首个代工的模式，那么，持续不断的在逻辑制程上的自主研发，则是维持台积电一直成功前行的燃料。从 1987 年的 3 微米制程到预计 2022 年量产的 3 纳米，台积电平均 2 年开发一代新制程，这是台积电逻辑制程激荡的 35 年。

图源：台积电

在制程的演进过程中，新的技术不断被台积电研发出来和引入进去，如 Low-K/High-K、光刻技术、封装技术、EUV 光刻机、FinFET 技术等等，而且台积电在各个制程节点上率先获得规模效应。凭借逻辑制程上的技术创新优势，台积电赢得了代工市场的竞争主动性。

制程（也称为工艺节点、工艺技术或简称节点）是指特定的半导体制造工艺及其设计规则，不同的制程节点通常意味着不同的电路代和架构，而且制程节点越小意味着特征尺寸越小，从而也能生产出更快、更节能、更小的晶体管。接下来就让我们来一探晶圆代工龙头台积电的制程研发轨迹。

3 微米制程

1987 年台积电成立，就开始进行制程技术开发。首先从台湾工研院移转了 3.5 微米和 2 微米制程技术，并开始为当时的荷兰飞利浦定制化 3 微米制程技术。

成立一年之后，台积电便成功研发出了 1.5 微米制程技术，此后陆续开发出 1.2 微米、1.0 微米、0.8 微米、0.6 微米、0.5 微米、0.3 微米及 0.25 微米制程技术。

0.18 微米制程

1999 年台积电推出了世界第一个 0.18 微米低功耗制程技术。低秏电制程是一个非常重要的制程技术，它的应用范围非常的广泛，包括移动电话、无线通讯、平板电脑、蓝牙装置、各式可携式的消费电子产品，以及游戏机产品等。之后，更每隔两年就领先竞争对手推出下一代新的低功耗制程技术。

台积公司拥有业界最完备的超低功耗技术平台，涵盖 0.18 微米到 16 纳米 FinFET 的超低功耗制程，以满足物联网及穿戴式装置市场多样化的需求与创新。台积电的 16 纳米超低功耗制程相比前一代能够进一步降低操作电压达 20~30%，以减少动态与静态功耗，同时大幅延长物联网及穿戴式产品电池的使用寿命达 2~10 倍。

0.13 微米制程

2001 年台积电又成功开发出了 0.13 微米的系统单片（System-on-a-Chip，SoC）铜／低介电系数（Cu/Low-K）制程技术。值得一提的是，当时台积电婉拒了国际知名 IDM 半导体企业的合作，坚持选择建立自己的研发团队，进行自主研发，最后领先自行研发出来，也成为其发展契机。

台积公司此项技术涵盖多种世界级 SoC CMOS 晶体管制程平台、超小尺寸的 SRAM 存储器（2.43-1.87 平方微米）、世界最新的 193 纳米光刻技术，和全球首个的 8 层低 K（K<＝2.9）铜导线。如今，它在消费电子、计算机、移动计算、汽车电子、物联网和智能穿戴设备等领域有着广泛的应用。

90 纳米制程

2004 年 12 月在日本 SEMICON 会议上，台积电发布，已顺利使用浸没式光刻（Immersion Lithography）技术生产出全功能 90 纳米芯片。这也得益于，台积电与 ASML 合作开发出第一台浸没式光刻机。

台积电创新的浸没式光刻采用波长 193 纳米的光刻机，而非传统的 157 纳米干式光刻机。台积电的此项创新不仅改写了全球半导体产业的光刻机规格，也协助全球半导体也突破了摩尔定律的挑战，并推动整个产业向更先进的工艺技术迈进。

65 纳米制程

2005 年台积电成功试产 65 纳米芯片，2006 年成功通过 65 纳米制程技术的产品验证。台积电 65 纳米技术是该公司采用铜互连和低 k 介质的第三代半导体工艺。该技术支持的标准单元栅密度是台积电 90 纳米工艺的两倍。它提供了更好的集成和改进的芯片性能。2005 年，台积电亦推出 65 纳米的低功耗（Low Power）工艺，以满足客户需求。

继 65 纳米 LP 工艺之后，台积电迅速推出了广泛的工艺组合，包括：通用型 (GP)、混合信号/射频 (MS/RF)、嵌入式 DRAM 存储器 (eDRAM)、多次可编程非易失性存储器 (MNVM)、嵌入式闪存 (eFLASH)、高压 (HV)、电源管理 (BCD) 和 MEMS 工艺等。65 纳米技术支持广泛的应用，如移动设备、计算机、汽车电子、物联网和智能可穿戴设备。

台积公司 65 纳米制程技术与前一世代的 90 纳米制程技术相较，65 纳米制程技术的标准元件密度增为两倍。此一制程具备更高的整合性、更好的芯片效能，并拥有创新电源管理技术，能大幅降低功耗量。

40 纳米制程

2008 年，台积电成为第一家采用 40 纳米制程技术为多个客户批量生产多种产品的代工企业。40 纳米工艺集成了 193 纳米浸没光刻技术和超低 k 连接材料，在提高芯片性能的同时降低功耗。该工艺还创造了最小 SRAM(0.242 平方µm) 和宏观尺寸最小的行业记录。

40 纳米通用 (GP) 型和低功耗 (LP) 工艺的原始栅极密度比 65 纳米工艺高 235%。在相同的漏电流水平下，40 纳米 GP 的性能比 65 纳米 GP 高出 40%，在相同的工作速度下，功耗仅为 65 纳米 GP 的一半。在相同的运行速度下，40 纳米 LP 工艺与 65 纳米 LP 工艺相比，可降低漏电流和功耗高达 51%。

除了上述制程之外，台积公司陆续推出更多样的 40 纳米逻辑制程技术以满足客户不同的产品需求，包括 40 纳米增强 LP 和 40 纳米超低功耗 (ULP) 工艺。与 40 纳米 LP 工艺相比，40 纳米增强 LP 工艺的性能提高了 30%，而 40 纳米 ULP 工艺的漏电流降低了 70%，功耗降低了 30%。

40 纳米 GP 工艺技术所针对的主要是高性能应用，包括中央处理器 (CPU) 图形处理器、游戏机、网络、fpga 和硬盘驱动器。40 纳米 LP 和 40 纳米增强型 LP 工艺的目标是智能手机、数字电视 (DTV)、机顶盒 (机顶盒)、游戏和无线连接应用。40 纳米 ULP 工艺适用于物联网和可穿戴应用。

28 纳米制程

2011 年，台积电成为世界上第一家提供 28 纳米通用工艺技术的晶圆厂。台积电的 28 纳米制程技术具有高性能和低功耗的优势，再加上与 28 纳米设计生态系统的无缝集成，使其更快地上市。

台积电的 28 纳米制程技术，主要采用高介电层／金属闸极（High-k Metal Gate，HKMG）的 Gate-last 技术为主。相较于 Gate-first 技术，Gate-last 技术具备较低的漏电流以及能提供更佳的芯片效能等优势。

28 纳米制程技术支持广泛的应用，包括 CPU、GPU、高速网络芯片、智能手机、应用处理器 (application processor)、平板电脑、家庭娱乐、消费电子、汽车、物联网等。

22 纳米制程

22 纳米超低功耗 (22ULP) 技术是基于台积电业界领先的 28 纳米技术开发的，并于 2018 年第四季度完成了所有工艺资格认证。与 28 纳米高性能紧凑 (28HPC) 技术相比，22ULP 可在图像处理、数字电视、机顶盒、智能手机和消费产品等应用中减少 10% 的面积，提高 30% 以上的速度或降低 30% 以上的功率。

22 纳米超低漏 (22ULL) 技术开发已于 2018 年第四季度完成并进入风险生产阶段，以支持物联网和可穿戴设备应用。与 40ULP 和 55ULP 解决方案相比，新型的 ULL 设备和静态随机存取存储器 (静态随机存取存储器) 可以提供更低的功耗。

22 纳米超低漏电制程技术（Ultra-Low Leakage, 22ULL）已顺利完成开发并于 2018 年第四季按计划开始试产，能够支援物联网及穿戴式装置相关产品应用。与 40 纳米 ULP 及 55 纳米 ULP 制程相较，新的 ULL 元件和 ULL 静态随机存取记忆体（Static Random Access Memory, SRAM）可以大幅降低功耗。

20 纳米制程

2014 年，台积电利用其创新的双重曝刻（Double Patterning）技术，成为世界上第一家开始批量生产 20nm 半导体的公司，并在同年创造了台积电最快的产能提升记录。截至 2015 年底，累计晶圆出货量超过 100 万片 12 英寸晶圆。

20nm 技术比以前的技术节点提供了更好的密度和功率值，因为使用了节能的晶体管和互连，以及世界领先的双重曝刻技术。与 28nm 制程相比，20nm 制程的性能提高了 15%，总功耗降低了三分之一。它是性能驱动产品和移动计算应用程序迁移的理想选择。

16/12 纳米制程

2013 年 11 月，台积电成功试产 16nm 鳍场效应晶体管 (FinFET) 制程技术，也成为业界首家为客户生产 16nm FinFET 全功能网络处理器的代工厂。此时，台积电逐步追赶并超过当时在 14nm 工艺技术最强的英特尔。

继 16nm FinFET 工艺成功后，台积电又推出了 16nm FinFET Plus (16FF+) 工艺。由于良率与效能的快速攀升，16FF+ 在 2015 年 7 月迅速进入量产阶段。2017 年开始用 16FF+ 技术为客户开始生产汽车产业应用产品。

台积电还推出了更具成本效益的 16nm FinFET 紧凑技术 (16FFC)，该技术于 2016 年第二季度投入生产。该制程同时进行晶片线宽微缩及制程简化，因此能够在降低芯片成本方面发挥最大效益。

而 12 纳米精简型制程技术（12 纳米 FinFET Compact Technology，12FFC）则更进一步将晶体密度提升至该 16 纳米世代的极致， 于 2017 年第二季进入生产。

与 20nm SoC 工艺相比，台积电的 16/12nm，16/12nm 工艺速度快 50%，功耗低 60%。它为下一代高端移动计算、网络通信、消费电子和汽车电子应用提供卓越的性能和功耗优势。

10 纳米制程

2016 年第一季度，台积电开始接受客户的 10 纳米产品设计定案，并于 2017 年初开始大量出货。由于采取更大的制程微缩，该工艺较 16 纳米 FinFET 制程技术，提升了 2 倍的逻辑密度，速度提高了 15%，功耗降低了 35%。

台积电的 10nm FinFET 支持各种细分市场，包括应用处理器、蜂窝基带和专用集成电路设计。

7 纳米制程

2016 年 6 月，台积电的 7 纳米 FinFET 工艺的 256Mb SRAM 良率达到 2 位数，2017 年四月开始试产，并于 2018 年底接获超过四十个客户产品投片。第二代 7 纳米（N7+）技术于 2018 年 8 月开始试产，2019 年进入全面生产，N7+ 也是世界首个使用商业化的 EUV 制造技术。

与此同时，台积电的 6nm FinFET (N6) 技术在 2019 年成功完成产品良率验证。由于通过 EUV 光刻技术降低了掩模层和工艺复杂性，在生产相同产品时，N6 技术可以获得比 N7 技术更好的成品率和更短的生产周期。此外，N6 制造工艺的逻辑密度比 N7 工艺高 18%。同时，其设计规则与台积电经过验证的 N7 技术完全兼容，使其综合设计生态系统可重复使用。因此，它提供了一个无缝的迁移路径，在非常有限的工程资源下，为客户提供快速的设计周期，不仅可以实现产品从新技术提供的好处，而且可以显著减少客户的产品设计周期和上市时间。

N6 技术于 2020 年第一季度开始试产，2020 年底批量生产。延续 7 纳米家族在功耗及效能上的领先地位，N6 支援多样化的产品应用，包括高阶到中阶移动产品、消费性应用、人工智能、网通、5G 基础架构、GPU、以及 HPC。

与 10nm FinFET 工艺相比，台积电的 7nm FinFET 逻辑密度提高 1.6 倍，速度提高 20%，功率降低 40%。台积电推出两款独立的 7 纳米 FinFET 产品，创造了另一项行业纪录：一款为移动应用优化，另一款为高性能计算应用优化。

5 纳米制程

2020 年第二季度，台积电成功量产 5 纳米（N5）FinFET 制程技术。N5 技术是台积电第二代使用 EUV 的工艺技术，N5 技术比 N7 技术的速度快约 20%，或减少约 40% 的功率。N5 技术主要为客户提供智能手机和高性能计算应用的创新。

晶圆 18 厂 P1～P4 共 4 座 5 纳米及 4 纳米制程厂

此外，台积电也推出了 N5 技术的增强型 4nm (N4) 技术。N4 为下一波 N5 产品提供了性能、功率和密度方面的进一步增强。N4 技术的开发正在按计划进行，进展良好，预计将于 2022 年开始批量生产。

在今年 3 月份的英伟达的 GTC 大会上，英伟达的 Hopper 架构就已经采用了台积电的 N4 技术。

3 纳米制程

5 纳米之后，台积电将迎来一个全时代的制程。据台积电的说法，N3 制程推出时将是业界最先进的制程技术，相较于 N5 制程技术，N3 制程技术的逻辑密度将增加约 70%，在相同功耗下速度提升 10-15%，或者在相同速度下功耗降低 25-30%。N3 制程技术的开发进度符合预期且进展良好，预计于 2022 下半年开始量产。

除了 5 纳米，晶圆 18 厂也是台积电 3nm 的主要生产工厂，主要是 P5～P8 共 4 座 3 纳米厂。P4～P6 的 Fab 18B 厂生产线则已建置完成。

写在最后

技术是台积电的基石之一。3 纳米之后，台积电还在超 2nm 节点以及 3D 晶体管、新存储器和低 R 互连等领域加强探索，台积电逻辑制程研发的步伐不止。

本文参考资料：台积电官网关于逻辑制程的相关介绍。

文章来源：内容由公众号半导体行业观察（ID：icbank）原创，作者：杜芹。