在日前英特尔推出了 A14 工艺之后，两大晶圆厂巨头正式入局这个巅峰之争。从目前的资料看来，总体而言，他们在架构、EUV 光刻和晶体管设计上展开了激烈竞争。
首先看台积电，据该公司执行副总裁兼联席首席运营官 Yuh-Jier Mii（米玉杰）博士介绍，当前的发展方向是从 FinFET 到 Nanosheet。除了这些技术之外，垂直堆叠的 NFET 和 PFET 器件（称为 CFET）也可能是实现器件微缩的候选方案。除了 CFET 之外，沟道材料方面也取得了突破，可以进一步实现尺寸微缩和降低功耗。上图总结了这些进展。
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米博士报告称，台积电一直在积极构建硅基 CFET 器件，以实现更高水平的微缩。台积电在 2023 年 IEDM 上展示了其首款栅极间距为 48 纳米的 CFET 晶体管。今年在 IEDM 上，台积电展示了最小的 CFET 反相器。下图展示了该器件在高达 1.2V 电压下均衡的性能特征。
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他解释说，此次演示在 CFET 技术发展中取得了重要的里程碑，将有助于推动未来的技术扩展。
Mii 博士报告称，二维沟道材料晶体管的研究也取得了重大进展。台积电首次展示了类似 N2 技术的堆叠纳米片架构中单层沟道的电性能。此外，他们还开发了一种采用匹配良好的 N 沟道和 P 沟道器件、工作电压为 1V 的反相器。下图总结了这项工作。
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展望未来，台积电还计划继续开发新的互连技术，以提高互连性能。对于铜互连，我们计划采用新的通孔方案来降低通孔电阻和耦合电容。此外，我们还在开发一种新的铜阻挡层，以降低铜线电阻。
除了铜之外，目前正在研究具有气隙的新型金属材料，以进一步降低电阻和耦合电容。插层石墨烯是另一种前景广阔的新型金属材料，未来有望显著降低互连延迟。下图总结了这项工作。
<h2>英特尔的 Turbo Cell</h2>
英特尔将推出的 14A 工艺节点（计划于 2027 年进行风险生产）的性能指标，宣称其功耗将降低高达 35%。英特尔还展示了其全新的 Turbo Cell 技术，这是一种可定制的设计方法，旨在提供最高的 CPU 频率并提升 GPU 中关键速度路径的性能。
14A 和 14A-E 节点是继 18A 节点之后的新一代节点。英特尔表示，14A 节点的性能功耗比将比 18A 节点提升 15% 至 20%，这可以通过更高的时钟速度或在相同性能下降低 25% 至 35% 的功耗来实现，具体取决于芯片自身的调校。这一改进很大程度上归功于英特尔全新的直接接触式背面供电网络，该公司将其命名为 PowerDirect。
英特尔还加入了其他新功能来改进节点，例如更宽的阈值电压（Vt）范围，从而实现更广泛的电压/频率曲线。
14A 节点的晶体管密度也比 18A 节点提高了 1.3 倍。英特尔还针对 14A 改进了其 RibbonFET 晶体管，现在称为 “RibbonFET 2”。英特尔尚未透露新一代 RibbonFET 的细节，但其总体设计通过利用完全被栅极包围的四层堆叠纳米片（上图为 nmos 和 pmos 晶体管的横截面图），提高了晶体管密度并实现了更快的晶体管切换速度。
英特尔全新的 Turbo Cells 功能非常出色，但也略显复杂。Turbo Cells 用途广泛，但英特尔特别强调，它们将用于 CPU 和 GPU 的关键路径，通常被称为 “加速路径”。这是有原因的。
处理器内的时序路径是指信号在正常运行期间通过导线和逻辑门传输的路径。然而，这些信号的延迟可能会中断处理器的时钟时序。关键路径是指总延迟最长的路径。
由于处理器基于时钟信号运行，因此最慢的关键路径决定了整个芯片的最高频率极限，从而成为整体性能的瓶颈（不同时钟域之间存在差异，但总体原则相同）。芯片设计人员通常会在芯片的这些区域使用更高速的晶体管，但这会降低晶体管密度并增加功耗，因为速度更快的晶体管泄漏更大，从而消耗更多功率。全新的 Turbo Cells 为芯片架构师提供了更精细的工具来缓解关键路径问题。
英特尔全新的 Turbo Cells 功能非常出色，但也略显复杂。Turbo Cells 用途广泛，但英特尔特别强调，它们将用于 CPU 和 GPU 的关键路径，通常被称为 “加速路径”。这是有原因的。
处理器内的时序路径是指信号在正常运行期间通过导线和逻辑门传输的路径。然而，这些信号的延迟可能会中断处理器的时钟时序。关键路径是指总延迟最长的路径。
由于处理器基于时钟信号运行，因此最慢的关键路径决定了整个芯片的最高频率极限，从而成为整体性能的瓶颈（不同时钟域之间存在差异，但总体原则相同）。芯片设计人员通常会在芯片的这些区域使用更高速的晶体管，但这会降低晶体管密度并增加功耗，因为速度更快的晶体管泄漏更大，从而消耗更多功率。全新的 Turbo Cells 为芯片架构师提供了更精细的工具来缓解关键路径问题。
Turbo Cells 旨在通过增加短库的晶体管驱动电流来提高性能，当它们用于创建双高库（两个标准行的高度）时，同时保持高密度排列以实现最佳面积效率。
上图展示了四种不同的 nmos 和 pmos 纳米带/纳米片（粉色和绿色）排列方式，它们具有不同的宽度和配置，可针对不同场景优化驱动电流。纳米带的宽度可以调整，也可以单独合并，形成非常宽的纳米带，以实现最大的驱动电流输出。各种选项为设计人员提供了强大的工具包，可用于定制实现。
英特尔表示，Turbo Cells 最终可用于将速度更快、功耗更低的单元与同一设计模块内的节能单元混合，从而为任何给定的用例创建功率、性能和面积 (PPA) 的适当平衡。
关键路径是最终的瓶颈；可以将其视为链条中最薄弱的环节。英特尔的全新 Turbo Cells 旨在通过加速这些路径来提升处理器的整体性能，但又不会像解决关键路径问题那样做出妥协。我们得等到 2027 年才能看到其最终效果。
<h2>High NA EUV，如何抉择？</h2>
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作为下一代制造竞争的核心，何时使用 High NA EUV 光刻机也是一个关注点。
在半导体新元素的采用方面，台积电多年来一直是先驱，并经常引领潮流。但现在，该公司似乎将放弃在其 A14 工艺中使用高数值孔径 EUV 光刻设备，而是采用更传统的 0.33 数值孔径 EUV 技术。这一消息是在数值孔径技术研讨会上透露的，台积电高级副总裁 Kevin Zhangh 在会上宣布了这一进展。由此可以肯定地说，英特尔代工厂和几家 DRAM 制造商现在在 “技术” 上比台积电更具优势。
“台积电将不会使 High NA EUV 光刻技术来对 A14 芯片进行图案化，该芯片的生产计划于 2028 年开始。从 2 纳米到 A14，我们不必使用高 NA，但我们可以在处理步骤方面继续保持类似的复杂性。每一代技术，我们都尽量减少掩模数量的增加。这对于提供经济高效的解决方案至关重要。” 台积电的 Kevin Zhang 表示。
据相关报道，台积电认为高数值孔径 (NA) 对 A14 工艺无关紧要的主要原因是，使用相关的光刻工具，这家台湾巨头的成本可能会比传统的 EUV 方法高出 2.5 倍，这最终将使 A14 节点的生产成本大大提高，这意味着其在消费产品中的应用将变得困难。这家台湾巨头依赖于芯片设计和产能，但这并不意味着该公司不会在未来的工艺中采用高数值孔径 EUV，因为它计划将其用于 A14P 节点。
High NA 推高成本的另一个原因是，台积电的 A14 芯片单层设计需要多个光罩，而使用最新的光刻工具只会抬高成本，却得不到太多好处。相反，通过专注于 0.33 NA EUV，台积电可以使用多重曝光技术来保持相同的设计复杂度，而无需 High NA EUV 的极高精度，最终降低生产成本。
但台积电在后来的回应中指出：“台积电会仔细评估诸如新型晶体管结构和新工具等技术创新，并在将其投入量产之前考量其成熟度、成本以及对客户的效益。台积电计划首先引入高数值孔径 EUV 光刻机用于研发，以开发客户所需的相关基础设施和图案化解决方案，从而推动创新。”
英特尔在本周的英特尔 Foundry Direct 2025 大会上解释了其 High NA EUV 战略背后的原理。尽管成本效益方面一直存在质疑，但英特尔仍坚持在其即将推出的 14A 工艺中使用新的高 NA EUV 芯片制造设备。不过，英特尔尚未完全承诺在生产中使用这款新设备，但它在 14A 节点上有一个使用标准 Low NA EUV 的替代生产流程作为备用方案。
英特尔已在其俄勒冈州工厂安装了第二台高数值孔径 EUV 光刻机，该公司表示该技术进展顺利。然而，由于仍在持续开发中，这台价值约 4 亿美元的 ASML Twinscan NXE:5000 高数值孔径 EUV 光刻机尚未投入生产环境，因此英特尔不会承担任何风险。
英特尔代工技术与制造执行副总裁、首席运营官兼总经理 Naga Chandrasekaran 博士表示：“首先，英特尔仍然可以选择在我们的 14A 技术上采用 Low NA 或 High NA 解决方案，并且其设计规则兼容，不会对客户产生任何影响，具体取决于我们选择的路径。其次，High NA EUV 的性能符合预期，我们会在合适的时机推出它。”
“我们已经掌握了 18A 和 14A 的数据，这些数据显示了我们基于低净空比的解决方案和基于高净空比的解决方案之间的收益率平价。因此，我们将继续在技术方面取得进展，并确保我们拥有合适的选择，以确保我们交付给客户的解决方案在我们做出的决策中具有最低的风险和最佳的回报，” Naga 解释道。
英特尔将仅在 14A 节点的少数几个层上使用 High NA EUV（具体数量尚不清楚），而其他不同分辨率的机器将用于其他层。这意味着两台机器之间的选择只会影响制造流程的某些部分，但英特尔表示，使用低 NA EUV（详见下文）机器进行三重图案化，而不是使用 High NA EUV 机器，可以产生相同的结果。
由于这两种技术都兼容设计规则，因此无论英特尔对最终制造流程做出何种决定（无论是否采用 HighNA EUV），英特尔的客户都不必改变他们的设计，这有助于消除客户对英特尔采用尚未证实的生产技术的担忧。
此外，英特尔声称两种生产流程的良率相同，这意味着即使高数值孔径 EUV 开发遇到障碍，或者英特尔出于经济原因选择不部署该技术，也不会对产品上市时间造成严重影响。采用多重曝光通常会降低良率，但英特尔声称的良率持平，体现了现代多重曝光技术的进步，尤其是在套刻技术领域。
关于高数值孔径 EUV 的公众讨论大多集中在成本上。业内人士普遍认为，高数值孔径 EUV 的成本效益不如低数值孔径 EUV 的多重图案化技术，但将机器投入生产仍面临诸多技术障碍。大多数挑战都集中在实现高数值孔径 EUV 所需的一系列互补技术上，例如光刻胶、光掩模和计算光刻技术等，这些技术必须针对新机器进行优化。
然而，英特尔率先采用了 ASML 的机器，以在竞争中占据优势，并且在开发阶段已使用高数值孔径光刻技术生产了 3 万片晶圆。正如一位代表在活动后期解释的那样，由于减少了大约 40 个工艺步骤，英特尔仍然实现了显著的成本节约。
最后，我想谈谈高数值孔径 EUV。我们为什么要这么做？原因很简单，成本更低。中间这张图显示的是用单次高数值孔径 EUV 生成的图案，其间距与我们 14A 所需的间距相当。右侧显示的是用传统方法生成的非常相似的图案，我们使用了三次 EUV 曝光（三重图案化），总共经过了大约 40 个工艺步骤来生成该图案。
“所以，总的来说，我们看到了更短、更简单的流程，这是我们在 14A 中使用高数值孔径 (High-NA) 的应用类型，与多沟道 0.33 NA EUV（低数值孔径）相比，这降低了成本。此外，这提供了减少金属层数量并获得额外性能增强的选项。”
英特尔并未说明其比较是否基于全光罩尺寸的印刷。高数值孔径 (High-NA) 机器一次只能印刷半个光罩，需要两次印刷才能制作出一个光罩大小的处理器，并依靠拼接将两次印刷合二为一，形成一个完整的单元。相比之下，等于或小于半个光罩尺寸的芯片，使用高数值孔径 EUV 机器只需印刷一次即可。相比之下，低数值孔径 EUV 机器只需一次印刷即可处理一个全光罩大小的芯片。
英特尔在 10nm 节点上遭遇了诸多失败，最终导致其失去了对台积电的芯片制造领先优势，而英特尔将 10nm 问题归咎于同时在新的制造技术和工艺上投入了太多资金。
决定开发替代的 Low NA 生产流程是为了防止重复过去的错误，而且英特尔过去也通过开发替代解决方案来降低其他类型进步的风险。
例如，该公司在 18A 节点开发了全新的背面供电系统，这在业界尚属首创；同时，该公司还开发了环栅晶体管（GAA），这在英特尔历史上尚属首创。为了确保有备用方案，该公司对其 18A 工艺采取了更为稳健的去风险策略，其中包括开发一个内部试验的、不带背面供电的工艺节点。然而，由于 GAA 和背面供电的开发进展顺利，英特尔最终推进了 18A 节点的完整版本。
英特尔的竞争对手台积电已确认，不会在其竞争的 A14 节点上使用高 NA 技术，并且尚未透露何时将新的高 NA EUV 设备投入量产。英特尔最初计划在其 18A 工艺中使用高 NA 技术，该工艺在 14A 节点之前推出。英特尔后来改变了这些计划，称该工艺节点的开发速度出乎意料地快，这意味着设备无法及时准备就绪。
本文来源：半导体行业观察，原文标题：《1.4nm，巅峰之争》。
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<div>风险提示及免责条款</div>
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台积电

在英特尔推出 A14 工艺后，台积电与英特尔在晶圆制造领域展开激烈竞争。台积电计划从 FinFET 转向 Nanosheet，并积极开发 CFET 器件以实现微缩。2023 年 IEDM 上，台积电展示了 48 纳米 CFET 晶体管及其电性能，标志着技术进步。此外，台积电还在研究新型互连技术和金属材料，以降低电阻和延迟。英特尔则计划于 2027 年推出 14A 工艺，声称将降低功耗。

- 台积电与英特尔在 A14 工艺竞争中展开激烈技术较量。  
- 台积电计划采用传统 EUV 光刻技术，英特尔则坚持使用高 NA EUV。  
- 英特尔的 Turbo Cells 技术旨在提升处理器性能，预计于 2027 年见效。  