智通财经 APP 获悉，华尔街金融巨头摩根士丹利近日发布研报称，“芯片代工之王” 台积电 (TSM.US) 已经启动建设 310 mm² Panel-Level chiplet 先进封装试产线 (即 CoPoS 先进封装体系)，并带动 ASE 等半导体设备与先进封装设备巨头们将 FOPLP 尺寸同步收缩至 300/310 mm²，意味着 “圆片级 CoWoS 向面板级 CoPoS 先进封装” 的封装超级更新迭代正式进入投资与初步试制造期。台积电启动的 CoPoS 试产线意味着，这家芯片制造巨头正式掀起覆盖芯片上游到下游产业链的 “先进封装大变革”。CoPoS 未来主要用于大规模解决 CoWoS 先进封装产能瓶颈以及初步流片与整个制造到封装环节的成本问题，面向下一代 AI 训练/推理 AI GPU/AI ASIC，追求一次封装更大规模 chiplet 芯粒、更高 HBM 堆叠数，以实现指数级性能提升并且相比于 CoWoS 有望缩减扩张产能的成本。大摩的全球芯片产业链调研数据显示，台积电已经投资建设 CoPoS 310mm² 试产线，ASE 几乎同期发布采用 300 mm²面板的 2.3D 封装技术 (FOCoS-Bridge)，显示先进封装产业正加速向 310 mm²过渡。2025 年 6 月，日本电子封装学会 (JIEP) 研讨会上亦出现大量与 PLP/CoPoS 相关的半导体设备与原材料展品。大摩报告显示，行业预计 2026 年中大规模 CoPoS 相关半导体设备交付与安装调试、2027 年工艺上线、2027 年中进入大规模设备投资决策期以及初步流片。CoPoS 先进封装体系借鉴 CoWoS 的硅插硅技术栈，但在基板形态、高端半导体设备链与良率瓶颈上做了系统级调整，用更加强劲的性能天花板以及更易于扩张的产能，更大范围满足全球愈发庞大的 AI 算力需求。对英伟达、AMD 以及博通、迈威尔科技等 AI/HPC 超级客户而言，CoPoS 提供更大规模的先进封装 I/O 与 HBM 堆叠数，极大程度缓解先进封装产能供不应求与初步流片、芯片制造成本高企。就 “性能上限” 角度来看，CoPoS 的面板级面积 + HBM 堆叠组合能带来比现行 CoWoS 先进封装更大的带宽/容量扩增，因而对聚焦超大模型训练/推理体系的 AI 芯片而言具备更高性能天花板。从业绩增长与估值扩张角度来看，整个芯片产业链有望迎来大举增长。对于英伟达、AMD 以及三大 EDA 巨头来说，有望通过供给侧产品更新迭代推动更大规模终端需求，尤其对于 AI 芯片霸主英伟达来说有望更大程度满足堪称 “星辰大海” 的 AI 算力需求;半导体高端设备与芯片原材料链因 CoPoS 面板化则即将迎来新一轮超大规模设备资本支出，尤其是对于激光切割、面板光刻、真空贴合、干膜封装等领域的全球最顶级半导体设备厂商，关键设备在于 Panel-level 直写光刻、激光切割以及面板贴片。从圆片到面板：台积电领衔 “CoPoS 革命”CoWoS(Chip-on-Wafer-on-Substrate) 先进封装流程集中于在 300mm 圆片硅中介层 (interposer) 上首先完成再布线与 TSV，然后将逻辑/存储裸片贴装于上，再整体键合到 BT/ABF 有机基板，由于圆片有效面积十分有限，大核心芯片 + 多 HBM 占位后，单片产出仅 3-4 颗，良率则跟随面积下降，最终导致单颗成本较高，产能长期受限，且性能天花板开始触及上限。CoPoS(Chip-on-Panel-on-Substrate) 流程集中于将硅中介层或再布线层移到矩形面板 (PLP) 上 (典型为 310 mm × 310 mm)，先制程成大面积嵌硅 RDL，再贴装核心 chiplet 芯粒/HBM，最后与有机基板组装。CoPoS 追求一次封装更多 chiplet 芯粒、更高 HBM 堆叠数，面向 1nm 及以下超先进制程以及下一代 AI 芯片性能跃升。但翘曲与角缘涂膜均匀性是新挑战。因此基于 CoPoS 的面板可利用率高、单板面积约等于圆片 3-5 倍，叠加潜在产能提升 ×2—×3、单位面积成本降低约 20-30%，半导体设备链可能需重新适配 (主要集中于大型激光分割、直接成像光刻以及真空贴片机)。大摩表示，对于芯片产业链而言，从 12-inch 晶圆级设备跨到 PLP 相关原材料与设备是一轮全新的超大规模 CAPEX 周期，半导体设备巨头们 (比如 Disco、Ulvac、Screen HD 以及 Canon) 有望获得增量订单，堪称重大结构性增长机遇。CoPoS 与 AI 算力随着 ChatGPT 风靡全球以及 Sora 文生视频大模型重磅问世，叠加 AI 领域 “卖铲人” 英伟达连续多个季度无与伦比的业绩，意味着人类社会迈入 AI 时代。在 5 月底的英伟达业绩会议上，黄仁勋极度乐观地预测 Blackwell 系列将创下史上最强劲 AI 芯片销售纪录，推动人工智能算力基础设施市场 “呈现出指数级别增长”。“如今，每个国家都将 AI 视为下一次工业革命的最核心——一个为全球每个经济体不断生产智能以及关键基础设施的新兴产业，” 黄仁勋在与分析师们的业绩讨论表示。推理端带来的 AI 算力需求堪称 “星辰大海”，有望推动人工智能算力基础设施市场持续呈现出指数级别增长，“AI 推理系统” 也是黄仁勋认为英伟达未来营收的最大规模来源。在当下以 AI 芯片为核心的 “带宽 - 算力” AI 基础设施史无前例竞赛中，圆片级 CoWoS 已把英伟达 AI GPU 先进封装推进到至少 6 颗 HBM 存储系统、总带宽 3.9 - 4.8 TB/s 的极限，比如 CoWoS-S 受限于 120 × 150 mm 以内的硅中介层尺寸。而面板级 CoPoS 通过把承载面积放大到典型的 310 × 310 mm，可容纳多达 10-12 颗下一代 HBM——HBM4 与更多 chiplet 芯粒，理论峰值带宽有望突破 13-15 TB/s，存储容量至少翻倍。更大规格的面板让 GPU/CPU chiplet、光学 I/O Die、专用 AI 加速 IP 可以更大规模封装集成，指数级缩短互连，大幅降低整体延迟和功耗，因此，就下一代 AI 芯片性能以及满足算力需求而言，CoPoS 提供了宽广得多的 “性能上限”，更大范围满足算力需求。也就是说当 AI 算力需求以及 AI 模型的参数规模继续爆炸式增长，乃至 HBM 堆叠到 10 颗以上时，CoPoS 先进封装将全面释放出面板面积优势，带来更大规模的 AI 芯片等 AI 算力基础设施性能提升以及单位算力成本下降。比如，当 CoPoS 面板可用面积达到单片 CoWoS 5 倍以上，配合 HBM4(1.6 TB/s/栈，2 048-bit 总线) 使用时，12 栈即可实现大于 19 TB/s 峰值——即带宽上限比现行 CoWoS 理论翻 4 倍有余。

台积电

台积电启动 310 mm² Panel-Level chiplet 先进封装试产线 CoPoS，标志着从 CoWoS 向 CoPoS 的封装变革。此举旨在解决 CoWoS 的产能瓶颈和成本问题，特别是针对 AI GPU 和 ASIC 的需求。摩根士丹利的报告指出，预计到 2026 年将实现大规模设备交付，2027 年进入投资决策期。

- 台积电启动 CoPoS 试产线，推动先进封装技术变革。  
- CoPoS 旨在解决 CoWoS 产能瓶颈，提升 AI 芯片性能。  
- 半导体设备市场将迎来新一轮资本支出，促进行业增长。  

从 CoWoS 到 CoPoS：台积电掀起一场席卷芯片产业链的 “先进封装变革”