Geert Vandenberghe，imec 高分辨率光刻技术项目研发副总裁
过去两年对高 NA EUV 光刻技术来说是一个重要的篇章。随着首批系统交付客户以及 ASML-imec 联合高 NA EUV 光刻实验室的启动——为生态系统提供了早期探索其能力的机会——该技术正在获得真正的动力。目前，高 NA EUV 光刻显示出在尺寸缩放、工艺简化和设计灵活性方面兑现承诺的强大潜力。
解锁这些能力源于一种整体方法，其中材料和图案化工艺、掩模和成像技术、光刻增强技术（如光学邻近校正（OPC））、计量和检测以及设计同时得到优化 [1-6]。这是 imec-ASML 高 NA EUV 生态系统内强大生态系统协作的结果，该生态系统包括领先的芯片制造商、设备、材料和光刻胶供应商、掩模公司以及计量专家。
本文讨论了高 NA EUV 光刻背后的关键驱动因素，并强调了推动该技术实验验证的光刻和图案化生态系统发展的拐点。
高 NA EUV 驱动因素 1：更高的分辨率和图像对比度
凭借 67% 更高的数值孔径（NA），0.55NA EUV 光刻承诺相比于 0.33NA EUV 光刻提供更好的分辨率。
分辨率达到 16nm 间距：世界纪录
光刻系统的分辨率反映了工具打印和分辨特定间距或关键尺寸（CD）特征的能力。瑞利方程为我们提供了三个改善分辨率的调节因素：使用更小的 k1 因子、利用更短波长的光以及增加系统投影镜头的 NA。k1 因子取决于与芯片制造过程相关的许多因素，并被尽可能推向其物理极限 0.25 以改善分辨率。NA 控制用于形成图像的光的数量（更准确地说，是镜头捕获的衍射级数）。低（0.33）NA 和高（0.55）NA EUV 光刻均使用波长为 13.5nm 的光。但高 NA EUV 的 67% 更大 NA 使得该系统在分辨率上具有明显优势，最终承诺能够分辨达到 16nm 间距（或 8nm CD）的线条。
在 2024 年，imec 在 ASML-imec 高 NA EUV 光刻实验室展示了使用 0.55NA EUV 光刻扫描仪（TWINSCAN EXE:5000）获得的 16nm 间距线/空间的单次打印图像——这是一个世界纪录 [5,6]。这些图像是在为高 NA EUV 光刻优化的金属氧化物光刻胶（MOR）中打印的。同样，接触孔（使用化学放大光刻胶（CAR）打印）和柱（使用 MOR 打印）显示出 24nm 间距（中心到中心距离）的令人印象深刻的分辨率。
图 1 –（顶部）16nm 和 18nm 间距线/空间（L/S），以及（底部）高 NA EUV 曝光后的 24nm 间距接触孔（CH）和柱（PL）。
然而，最终的分辨率仅仅是一个 “光学” 承诺，反映了在光刻胶接触晶圆之前的空气图像的质量。在晶圆曝光过程中，空气图像在光刻胶中创建图案，经过光刻胶显影后，这些图案进一步蚀刻到底层。最终在图案化特征上获得的分辨率因此也取决于在图案化过程中使用的材料（光刻胶、底层、硬掩模……）和蚀刻工艺的性能。工艺限制也可能影响在 300mm 晶圆上实现的结构的良率。
因此，高 NA EUV 在实现行业相关图案化结构的分辨率极限将大于 16nm 间距。针对新材料和 MOR 启用的先进光刻材料研发工作，对于将图案化技术的分辨率尽可能接近高 NA EUV 的理论极限至关重要。
在 2025 年，imec 展示了 20nm 间距的金属化线结构，适用于工业化的镀金属化，以及通过直接金属蚀刻（DME）金属化方案获得的 20nm 和 18nm 间距的 Ru 线 [7]。这一激进的分辨率是通过一种整体方法实现的，该方法涉及共同优化光学邻近校正（OPC）技术、光掩模、光刻胶、底层和蚀刻工艺及材料。
图 2 – 通过单次曝光高 NA EUV 光刻获得的 18nm 间距 Ru 线。
高图像对比度改善局部 CD 均匀性并减少曝光剂量
在高 NA EUV 光刻扫描仪中，投影镜头受到的光具有比低 NA EUV 扫描仪更多的衍射级数。这增强了空气图像的对比度——即光经过光掩模后，明暗区域之间的强度差异——这也是其卓越分辨率的原因。当光刻胶暴露于高对比度的图像时，打印特征具有更好的局部 CD 均匀性（LCDU），并且受到的粗糙度影响较小。这在各种 29nm 间距的六角孔和柱结构中得到了实验验证，显示出与 0.33NA 打印特征相比，LCDU 提升在 18% 到 42% 之间 [5,6]。
高图像对比度还降低了在光刻胶中打印具有足够质量的图案所需的剂量。这反过来又允许减少曝光时间，从而有利于扫描仪的吞吐量和工艺成本。对于 29nm 间距的孔和柱，使用 0.55NA EUV 光刻时可以证明约 60% 的剂量提升 [5,6]。
高 NA EUV 驱动因素 2：工艺简化
芯片行业可能会争辩说，20nm 的特征也可以通过低 NA EUV 光刻进行图案化。确实如此，但这只能通过使用复杂的多图案步骤来实现。这涉及将芯片图案分割成两个或多个 “更简单” 的掩模，这增加了制造时间，降低了良率，增加了碳足迹，并提高了成本。高 NA EUV 光刻提供的高分辨率减少了对多图案的需求，使得最小的芯片特征可以在一次曝光中打印。
逻辑路线图：逻辑 A14 和 A10 关键金属层的单图案化
对于 A14 和 A10 逻辑节点，最关键金属层（即 M0 和 M2）的要求非常苛刻：线/间距≤20nm，具有侵略性的尖端到尖端（T2T）结构以中断线路（T2Ts 的 CD≤15nm 和 LCDU≤3nm 作为行业目标），以及中心到中心距离≤30nm 的随机通孔。0.33NA EUV 光刻需要 3-4 个掩模来图案化这些特征，而 0.55NA EUV 光刻可以在一次曝光中完成这一任务，实验也证实了这一点。Imec 还可以克服实现良好 T2T 控制的挑战：通过共同优化光源、掩模（使用低 n 相位移掩模）、光刻胶和蚀刻（使用定向蚀刻技术），可以实现 13nm T2T 结构的目标 LCDU 低于 3nm。
图 3 –（左）0.33NA EUV 光刻需要 4 个掩模来图案化金属 A14/A10，（中间和右侧）高 NA EUV 光刻只需一个掩模即可打印相同的布局。
DRAM 路线图：D1d 和 D0a 比特线周边/存储节点着陆垫层的单图案化
消除复杂多图案步骤的能力也使高 NA EUV 光刻成为未来 DRAM 节点的路线图推动者，即 32nm（D1d）和 28nm（D0a）DRAM。对于这些节点，实验已确认使用高 NA EUV 光刻图案化 BLP/SNLP 层的可行性——该层包含比特线周边和存储节点着陆垫。虽然 0.33NA EUV 光刻需要至少三个掩模来图案化这些 BLP/SNLP 层，但 0.55NA EUV 光刻只需一个掩模即可完成同样的任务。
图 4 – 高 NA EUV 光刻作为下一代 DRAM 的路线图推动者：（左上）0.33NA EUV 光刻需要对 D1d/D0a 进行多图案化，（右上）0.55NA EUV 光刻使得 BLP/SNLP 层的单图案化成为可能。（底部）0.33NA 和 0.55NA 启用的 BLP/SNLP 层的 TEM 横截面（ADI = 开发后检查；AEI = 蚀刻后检查）。
高 NA EUV 驱动因素 3：设计灵活性
在 2000 年代中期到后期，先进逻辑芯片的设计从 2D 转向了 1D 曼哈顿式电路布局，尤其是在最关键的层中。引入这种设计 “惩罚” 是为了延长 193nm 浸没式光刻的使用，采用较低 k1 的单图案化和多图案化，以期待 0.33NA EUV 光刻的准备就绪。在 2D 双向设计中，使用曼哈顿几何形状沿垂直和水平方向形成设计。相比之下，1D 或单向设计则将结构对齐到每层的垂直或水平方向。尽管 1D 曼哈顿提供了密集的表示，但它也面临限制。例如，当从一条金属线与相邻金属线之间建立电连接时，必须实施额外的层和通孔——这增加了晶圆成本，并延长了电流的路径长度。
高 NA EUV 光刻所提供的分辨率飞跃重新启用了 1.5D 和 2D 曼哈顿设计的使用，甚至使得引入曲线几何形状和路径成为可能。这不仅为芯片设计师提供了增强的灵活性以改善功耗和性能，还可能减少面积消耗或减少层数以降低成本。
高 NA EUV 通过 2D 设计实现双向布线
Imec 及其合作伙伴展示了使用 2D 曼哈顿设计进行 22nm 和 28nm 间距线结构的双向布线。OPC 优化和掩模制作质量使得 2D 设计在蚀刻后图案保真度良好，设计意图与晶圆数据之间保持一致。
图 5 – 高 NA EUV 光刻通过 2D 设计实现双向布线，从左到右展示了 22nm 间距的 2 轨跳跃；28nm 间距 N 2D；28nm 间距 C 2D 和 CFET 中线布线练习。
与曲线设计技术的兼容性
此外，imec 开发了一种解决方案，以在芯片设计阶段引入更复杂的曲线几何形状，从而将曲线性扩展到 OPC 和掩模阶段。曲线设计已被证明对多种用例有益，从标准单元设计到源/漏接触和栅极重布，再到放置和布线设计。例如，在标准单元设计中，它使得 M0 间距放宽，同时提供 20% 的面积减少。Imec 最近展示了使用曲线设计形状与高 NA EUV 光刻的兼容性，允许在先进节点上最佳利用高 NA EUV 光刻所提供的分辨率飞跃。
结论
开发高 NA 特定光刻和图案化技术的整体方法对于验证其三个主要承诺至关重要：相对于 0.33NA EUV 光刻的分辨率和图像对比度提升，通过单图案化简化工艺，以及通过 1.5D、2D 和曲线设计实现设计灵活性。Imec 及其生态系统的合作伙伴继续将这些能力推向极限，并开发下一代高 NA EUV 光刻——为行业提供平衡的选择。正在进行的研发工作包括解决剩余挑战，如焦深改善、随机缺陷缓解和拼接启用。
因此，高 NA EUV 光刻技术将成为未来技术的关键推动力，例如先进的人工智能芯片、高性能计算和下一代存储器。它被视为满足人工智能和数据驱动应用需求的必要条件，因为硬件必须迅速演变。该技术在实现欧洲芯片法案对低于 2 纳米逻辑技术节点的雄心方面也发挥着关键作用。
这项工作部分得益于 NanoIC 试点线。该项目的获取和运营由芯片联合企业共同资助，通过欧盟的数字欧洲（101183266）和地平线欧洲计划（101183277），以及参与的国家比利时（弗兰德）、法国、德国、芬兰、爱尔兰和罗马尼亚提供资金。欲了解更多信息，请访问 nanoic-project.eu _。
想了解更多吗？
[1] ‘高 NA EUV 光刻：下一步重大进展，’ imec 阅读室，2021 年 10 月
[2] ‘Imec 与 ASML 联合开设高 NA EUV 光刻实验室，为领先的半导体生态系统提供早期开发平台，’ imec 新闻稿，2024 年 6 月
[3] ‘Imec 展示高 NA EUV 图案生态系统的准备情况，’ imec 新闻稿，2024 年 2 月
[4] ‘Imec 使用高 NA EUV 光刻展示逻辑和 DRAM 结构，’ imec 新闻稿，2024 年 8 月
[5] ‘为埃尔斯特朗未来绘制图案：高 NA EUV 光刻的突破，’ Geert Vandenberghe，imec ITF USA 2025
[6] ‘高 NA 光刻在转折点：为行业插入做准备，’ G. Vandenberghe，半导体韩国 2026（2026 年 2 月 11 日）
[7] ‘Imec 在单图案高 NA EUV 光刻中取得新里程碑，适用于大马士革和直接金属蚀刻金属化过程，’ imec 新闻稿，2025 年 9 月
[8] ‘曲线技术：逻辑技术路线图的游戏规则改变者，’ imec 阅读室，2025 年 5 月
关于作者
Geert Vandenberghe 在比利时的鲁汶天主教大学获得硕士和博士学位，并且是 SPIE Fellow。1995 年，他加入了 imec 的光刻部门，在不同角色和多个领域工作，如光刻胶、图案化、成像、OPC、分辨率增强技术，以及在 248nm、193nm、浸没式到 13.5nm 等不同波长下的研究，所有这些都在 imec 的先进光刻研究项目框架内。目前，他是图案化技术项目的副总裁，包括 imec-ASML 联合高 NA EUV 实验室。

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Imec 及其合作伙伴正在推进高数值孔径（High NA）极紫外（EUV）光刻技术，展示了其在提高分辨率和简化工艺方面的潜力。该技术具有 67% 的更高数值孔径，承诺能够解析至 16nm 间距的特征。最近的演示包括 16nm 间距线条和 24nm 间距接触孔的单次打印图像。这一成功源于一个优化材料、工艺和成像技术的协作生态系统。高 NA EUV 增强的图像对比度也改善了局部特征尺寸一致性，这对于实现行业相关的图案至关重要。这一创新标志着芯片制造能力的重大进步

The Case for High NA EUV: Unlocking the Next Era of Chip Manufacturing

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