<p><strong>盛阳，</strong> 研究员，<strong>安妮·范多伦，</strong> 首席技术成员 <strong>，盖尔特·赫林斯，</strong> XTCO/计算密度项目总监，以及 <strong>堀口直人，</strong> imec CMOS 器件技术总监</p>
<p>互补场效应晶体管（CFET）器件架构预计将在逻辑技术路线图中取代全围栅（GAA）纳米片晶体管。在 CFET 器件中，n 型和 p 型 MOS 晶体管垂直堆叠在一起，首次将 n-p 分离从标准单元高度考虑中移除。因此，CFET 器件架构有潜力大幅缩小逻辑标准单元的尺寸，前提是它们能够与先进的接触和供电技术相结合。</p>
<p>在所有可能的集成流程中，单片 CFET（mCFET）被认为是干扰最小的——提供了在行业相关尺寸下引入 CFET 的最快路径。通过单片集成，具有共同顶部和底部栅极的垂直器件结构在一系列工艺步骤中进行图案化和处理。</p>
<p>层的垂直堆叠带来了几个挑战，需要 CFET 特定模块来实现堆叠横截面关键部分的垂直隔离。一个例子是中间介电隔离（MDI）模块，它提供了顶部和底部栅极之间的隔离 [1]。这允许为顶部和底部器件设置不同的阈值电压。</p>
<p>近年来，在展示 300mm mCFET 集成流程的关键构建块方面取得了显著进展。在 2024 年 VLSI 会议上，imec 研究人员报告了一种带有 MDI 模块的 mCFET 器件，兼容内间隔器——一种隔离栅极与源/漏（S/D）的纳米片特征 [2]。在 2024 年 IEDM 会议上，imec 实验性地展示了一种功能性 mCFET，直接与底部 pMOS 器件的 S/D 进行背面接触 [3]。</p>
<p>imec 预计在逻辑技术路线图的 A7 节点引入 mCFET 器件架构，当 mCFET 取代外壁叉片（<strong>图 1</strong>）时。后者预计将把基于纳米片的逻辑路线图扩展到 A10 节点，以期待 mCFET 准备好进行大规模生产。</p>
<p>图 1. imec 的逻辑技术路线图，显示了从 2nm 到 A10 节点的纳米片时代的延续，外壁叉片在 A7 及之后过渡到 CFET。</p>
<p><strong>mCFET 向进一步节点的可扩展性：行业关注</strong></p>
<p>在电路层面，imec 提出了双排 CFET 架构作为将 mCFET 集成到 A7 标准单元的最优方式 [4]。双排 CFET 标准单元包含两排堆叠器件，中间有共享的垂直信号通道，以及在单元边界的 ‘VSS’ 电源墙。在 2024 年 IEDM 会议上，imec 通过设计技术协同优化（DTCO）研究展示了这种双排 CFET 架构在 A7 技术节点上提供了制造能力和面积效率之间的最佳权衡（<strong>图 2</strong>）。</p>
<p>图 2. (a) 单排 CFET 和 (b) 双排 CFET 的概念表示。</p>
<p>然而，行业一直对切换到新的器件架构持谨慎态度，因为这涉及巨大的工具投资和额外风险。为了使过渡成功，重要的是新架构能够在不同节点之间使用。</p>
<p>因此，imec 研究人员继续进行 DTCO 研究，以调查双排 mCFET 向后续技术节点的可扩展性。</p>
<p>点击此处阅读《半导体文摘》杂志中的完整文章。</p>

<p>该研究集中于单片 CFET（mCFET）技术的性能提升，预计将取代逻辑技术路线图中的全围栅纳米片晶体管。imec 的研究人员展示了 mCFET 集成的关键组件，包括中间介电隔离模块和具有直接背面接触的功能设备。提出了双排 CFET 架构，以便最佳集成到 A7 标准单元中，平衡可制造性和面积效率。该研究强调了在技术节点之间可扩展性的重要性，以便在行业中成功采用</p>

<p><strong>SHENG YANG,</strong> Researcher, <strong>ANNE VANDOOREN</strong>, Principal Member of Technical Staff <strong>, GEERT HELLINGS</strong>, Program Director XTCO/compute density, and <strong>NAOTO HORIGUCHI</strong>, Director CMOS Device Technology at imec</p>
<div class="lb-trans"><p><strong>盛阳，</strong> 研究员，<strong>安妮·范多伦，</strong> 首席技术成员 <strong>，盖尔特·赫林斯，</strong> XTCO/计算密度项目总监，以及 <strong>堀口直人，</strong> imec CMOS 器件技术总监</p>
</div><p>Complementary FET (CFET) device architectures are expected to succeed gate-all-around (GAA) nanosheet transistors in the logic technology roadmap. In a CFET device, n and pMOS transistors are stacked on top of each other, removing the n-p separation from standard cell height considerations for the first time. As such, CFET device architectures have the potential to substantially shrink logic standard cell sizes, provided they can be combined with advanced technologies for contacting and powering the transistors.</p>
<div class="lb-trans"><p>互补场效应晶体管（CFET）器件架构预计将在逻辑技术路线图中取代全围栅（GAA）纳米片晶体管。在 CFET 器件中，n 型和 p 型 MOS 晶体管垂直堆叠在一起，首次将 n-p 分离从标准单元高度考虑中移除。因此，CFET 器件架构有潜力大幅缩小逻辑标准单元的尺寸，前提是它们能够与先进的接触和供电技术相结合。</p>
</div><p>Of all possible integration flows, monolithic CFET (mCFET) is considered the least disruptive – offering the fastest path to CFET introduction at industry-relevant dimensions. With monolithic integration, the vertical device structure with common top and bottom gates is patterned and processed in a single sequence of process steps.</p>
<div class="lb-trans"><p>在所有可能的集成流程中，单片 CFET（mCFET）被认为是干扰最小的——提供了在行业相关尺寸下引入 CFET 的最快路径。通过单片集成，具有共同顶部和底部栅极的垂直器件结构在一系列工艺步骤中进行图案化和处理。</p>
</div><p>The vertical stacking of layers brings along several challenges, and CFET-specific modules are needed to enable vertical isolation in critical parts of the stack cross-section. An example is the middle dielectric isolation (MDI) module, providing isolation between the top and bottom gates [1]. This allows different threshold voltages to be set for the top and bottom devices.</p>
<div class="lb-trans"><p>层的垂直堆叠带来了几个挑战，需要 CFET 特定模块来实现堆叠横截面关键部分的垂直隔离。一个例子是中间介电隔离（MDI）模块，它提供了顶部和底部栅极之间的隔离 [1]。这允许为顶部和底部器件设置不同的阈值电压。</p>
</div><p>In recent years, considerable progress has been made in demonstrating the critical building blocks for a 300mm mCFET integration flow. At VLSI 2024, imec researchers reported on a mCFET device with MDI module, compatible with an inner spacer – a nanosheet-specific feature that isolates the gate from the source/drain (S/D) [2]. At IEDM 2024, imec experimentally demonstrated a functional mCFET with direct backside contact to the S/D of the bottom pMOS device [3].</p>
<div class="lb-trans"><p>近年来，在展示 300mm mCFET 集成流程的关键构建块方面取得了显著进展。在 2024 年 VLSI 会议上，imec 研究人员报告了一种带有 MDI 模块的 mCFET 器件，兼容内间隔器——一种隔离栅极与源/漏（S/D）的纳米片特征 [2]。在 2024 年 IEDM 会议上，imec 实验性地展示了一种功能性 mCFET，直接与底部 pMOS 器件的 S/D 进行背面接触 [3]。</p>
</div><p>Imec anticipates the introduction of the mCFET device architecture in the A7 node of the logic technology roadmap, when mCFET takes over from the outer wall forksheet ( <strong>FIGURE 1</strong>). The latter is envisioned to extend the nanosheet-based logic roadmap into the A10 node, in anticipation of the mCFET being ready for mass production.</p>
<div class="lb-trans"><p>imec 预计在逻辑技术路线图的 A7 节点引入 mCFET 器件架构，当 mCFET 取代外壁叉片（<strong>图 1</strong>）时。后者预计将把基于纳米片的逻辑路线图扩展到 A10 节点，以期待 mCFET 准备好进行大规模生产。</p>
</div><p>Figure 1. Imec’s logic technology roadmap, showing the extension of the nanosheet era from 2nm to A10 node with the outer wall forksheet, before transitioning to CFET for A7 and beyond.</p>
<div class="lb-trans"><p>图 1. imec 的逻辑技术路线图，显示了从 2nm 到 A10 节点的纳米片时代的延续，外壁叉片在 A7 及之后过渡到 CFET。</p>
</div><p><strong>Extendibility of mCFET to further nodes: an industry concern</strong></p>
<div class="lb-trans"><p><strong>mCFET 向进一步节点的可扩展性：行业关注</strong></p>
</div><p>At circuit level, imec proposed the double-row CFET architecture as the most optimal way to integrate mCFETs into an A7 standard cell [4]. A double-row CFET standard cell contains two rows of stacked devices with a shared vertical signal via in between, and ‘VSS’ power walls at the cell boundary. At IEDM 2024, imec showed through a design-technology co-optimization (DTCO) study how this double-row CFET architecture offers the best trade-off between manufacturability and area efficiency for the A7 technology node ( <strong>FIGURE 2</strong>).</p>
<div class="lb-trans"><p>在电路层面，imec 提出了双排 CFET 架构作为将 mCFET 集成到 A7 标准单元的最优方式 [4]。双排 CFET 标准单元包含两排堆叠器件，中间有共享的垂直信号通道，以及在单元边界的 ‘VSS’ 电源墙。在 2024 年 IEDM 会议上，imec 通过设计技术协同优化（DTCO）研究展示了这种双排 CFET 架构在 A7 技术节点上提供了制造能力和面积效率之间的最佳权衡（<strong>图 2</strong>）。</p>
</div><p>Figure 2. Conceptual representation of (a) a single-row and (b) a double-row CFET.</p>
<div class="lb-trans"><p>图 2. (a) 单排 CFET 和 (b) 双排 CFET 的概念表示。</p>
</div><p>However, industry has always been reluctant to switch to a new device architecture as this entails huge tool investments and additional risks. For the transition to be successful, it is important that the new architecture can be used across different nodes.</p>
<div class="lb-trans"><p>然而，行业一直对切换到新的器件架构持谨慎态度，因为这涉及巨大的工具投资和额外风险。为了使过渡成功，重要的是新架构能够在不同节点之间使用。</p>
</div><p>The imec researchers therefore continued their DTCO study to investigate the scalability of the double-row mCFET into subsequent technology nodes.</p>
<div class="lb-trans"><p>因此，imec 研究人员继续进行 DTCO 研究，以调查双排 mCFET 向后续技术节点的可扩展性。</p>
</div><p>Click here to read the full article in Semiconductor Digest magazine.</p>
<div class="lb-trans"><p>点击此处阅读《半导体文摘》杂志中的完整文章。</p>
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提升性能以扩展单体 CFET 在多个逻辑技术节点上的应用