SK 海力士正在开发一项针对下一代高带宽内存的封装创新技术，试图在不大幅增加资本支出的前提下突破 HBM4 性能瓶颈。
据集邦咨询（TrendForce）援引 ZDNet 周二报道，业内消息人士透露，SK 海力士正推进一项封装架构改良方案，核心措施包括增加 DRAM 芯片厚度以及缩小 DRAM 层间距，目前该技术正处于验证阶段。若成功实现商业化，这一方案有望帮助 SK 海力士达成英伟达对第六代 HBM4 设定的顶级性能指标，并为后续产品的性能提升奠定基础。
对市场而言，该技术的潜在意义在于其低资本投入属性——若量产落地，SK 海力士有望在 HBM 竞争格局中进一步巩固技术领先优势，同时为英伟达等下游客户提供更具竞争力的内存解决方案。不过，报道同时指出，将该技术扩展至大规模量产阶段仍可能面临挑战。
<h2 style="text-align: left">增厚 DRAM 以强化稳定性，缩小层间距提升功效与传输速率</h2>
HBM4 性能提升的核心约束源于其 I/O 数量较上一代翻倍至 2048 个。据报道，更密集的 I/O 布局在显著提升带宽的同时，也大幅增加了信号干扰风险。与此同时，如何从底部逻辑芯片向顶层 DRAM 高效传输电压，同样构成供电层面的技术难点。
这两项挑战共同指向封装架构的优化需求，也正是 SK 海力士此次技术探索的出发点。
SK 海力士新方案的第一项核心措施是适度增加上层 DRAM 芯片的厚度。传统工艺通常通过背面研磨对 DRAM 进行减薄处理，以满足 HBM4 的 775 微米整体高度要求。然而，过度减薄会导致性能下降，并使芯片对外部冲击更为敏感。
通过提高 DRAM 厚度，SK 海力士旨在增强 HBM4 整体结构的稳定性，从而降低因物理应力引发的良率损失风险。
第二项措施是缩小 DRAM 层间距。在不增加封装整体高度的前提下，更紧密的层间排列有助于加快数据传输速度，并降低向顶层 DRAM 输送电压所需的功耗。
然而，层间距收窄带来了新的工艺难题：MUF（模塑底部填充材料）的注入稳定性将显著下降。MUF 作为保护与绝缘材料，一旦填充不均或出现空洞，将直接导致芯片缺陷。
为此，SK 海力士开发了一套新封装技术，核心思路是在不对现有工艺流程或设备进行大规模改动的前提下，实现 DRAM 层间距收窄的同时维持稳定良率。据报道，近期内部测试已取得积极结果。
<h2 style="text-align: left">商业化前景可期，量产挑战仍存</h2>
若该技术成功商业化，其最显著的优势在于无需大规模资本支出即可提升 HBM 性能，这对于在高强度研发竞争中寻求成本效益平衡的半导体厂商而言具有重要意义。
不过，报道也提示，从验证阶段迈向大规模量产，技术稳定性与工艺一致性仍是待解难题。目前，SK 海力士正积极推进相关验证工作，商业化时间表尚未明确。

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核心措施包括增加 DRAM 芯片厚度以及缩小 DRAM 层间距，目前该技术正处于验证阶段。若成功实现商业化，这一方案有望帮助 SK 海力士达成英伟达对第六代 HBM4 设定的顶级性能指标，并为后续产品的性能提升奠定基础。

- SK 海力士开发新封装技术以提升 HBM4 性能，增加 DRAM 厚度及缩小层间距。  
- 成功商业化可增强技术领先，提供更具竞争力内存解决方案。  
- 然而，大规模量产面临技术稳定性与一致性挑战。

报道：SK 海力士正探索 HBM4 新封装技术，剑指英伟达顶级性能目标