<p>华为技术有限公司发布了一项新的缩放法则和芯片架构，预计到 2031 年其芯片将达到 1.4 纳米工艺节点的水平，这是这家中国科技巨头建立自给自足半导体生态系统的重要一步。该公司声称，新的 Tau (τ) 缩放法则由华为科学家委员会主席及公司半导体业务部门总裁何庭波于周一提出，是指导 “半导体和电子系统演变” 的新原则。在何庭波于周一在上海举行的 2026 年 IEEE 国际电路与系统研讨会（ISCAS）上的主题演讲中，她表示华为在过去六年中一直使用这一新缩放法则设计和大规模生产 381 款芯片。何的同行们也称这一新原则为 “何法”，它提出了一种范式转变，用时间（τ）缩放取代了传统的晶体管几何微型化。基于这一法则，何还推出了一项创新核心技术，称为 LogicFolding 架构，该架构可以减少信号传播的电阻和电容负载，最终提高晶体管密度。公司预计基于新缩放法则自研的高端芯片到 2031 年将具备相当于 1.4 纳米工艺的晶体管密度。何补充道，计划在今年晚些时候推出的新款麒麟芯片将是首批采用 LogicFolding 架构的芯片，性能将得到提升。“在 2026 年冬季之前，我们将带来惊喜……[a] 大幅跃进，” 她在演讲中表示。“这只是开始，” 她继续说道，表示公司花了六年时间准备国内技术，包括电子设计自动化工具和设计方法。“我曾认为可能需要 10 年，但六年我们就到了这里。” 她表示，华为将在十年内从局部关键路径折叠转向全规模和多层折叠，实现从设备到系统的全栈优化。“从 2026 年到 2035 年，随着广泛的研发探索转化为产品，晶体管密度将上升，工作频率将激增，我们将持续向市场推出尖端移动芯片，” 她说。“我们新芯片的性能可以完全与本地竞争对手相抗衡。对于 AI 系统，我们同样有信心提供高质量、低延迟的大规模解决方案。” 这一公告强调了华为在建立完全独立的芯片创新系统方面的更广泛努力，因为它试图绕过美国的出口限制，并应对后摩尔定律时代复杂的技术现实。全球半导体行业依赖摩尔定律——即微芯片上晶体管数量大约每两年翻一番的观察——在过去几十年中推动计算能力的指数增长，但随着晶体管尺寸接近物理和原子极限，这一传统的缩放轨迹已大幅放缓。这也是何庭波在过去二十年领导华为半导体部门扩展的过程中，首次公开发表主题演讲并宣布公司芯片创新突破的难得机会。另一个标志着华为芯片业务曝光度增加的迹象是，该公司的鲜为人知的芯片研究实验室——芯片基础技术研究实验室——本月早些时候首次在国家电视台亮相，当时华为创始人兼首席执行官任正非在上海的莲秋湖校园接待了副总理丁薛祥。近年来，华为在其专有的 Ascend AI 芯片和 Kunpeng 处理器上大力投入，因为该公司希望填补外国科技芯片巨头如 Nvidia 留下的国内计算空白。作为公司在中国的 AI 训练和推理工作中取代 Nvidia 的雄心的一部分，华为计划在 2026 年推出 Ascend 950 系列，包括 950PR 和 950DT，并在 2027 年和 2028 年分别推出 Ascend 960 和 Ascend 970，这一时间表与 Nvidia 和超微的 AI 芯片并行。</p>

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<p>华为技术有限公司推出了一项新的缩放法则和芯片架构，旨在到 2031 年实现 1.4 纳米工艺节点，这标志着向自给自足的半导体生态系统迈出了重要一步。由何庭波提出的 Tau (τ) 缩放法则，使得高密度芯片的设计成为可能，首款采用该架构的麒麟芯片预计将在今年晚些时候发布。华为计划与全球芯片领军企业如 Nvidia 竞争，并将在未来几年推出其 Ascend AI 芯片，以填补国内计算能力的空白</p>

<p>Huawei Technologies has unveiled a new scaling law and chip architecture that can bring its chips equivalent to a process node of 1.4 nanometre by 2031, in a key step by the Chinese tech giant to establish a self-reliant semiconductor ecosystem. The company claims the new Tau (τ) Scaling Law, which was presented by He Tingbo, chair of Huawei Scientist Committee and president of the company’s semiconductor business department on Monday, is a new principle that guided “evolution of both semiconductors and electronic systems”. During He’s keynote speech delivered at the 2026 IEEE International Symposium on Circuits and Systems (ISCAS) in Shanghai on Monday, she said Huawei had been using the new scaling law to design and mass produce 381 chips over the past six years. Also dubbed “Her’s Law” by He’s peers, the new principle proposes a paradigm shift that replaced the traditional geometric miniaturisation of transistors with time (τ) scaling. Based on the law, He also unveiled an innovative core technology called LogicFolding architecture, which can reduce the resistive and capacitive load of signal propagation, ultimately boosting transistor density. The company expects its self-developed high-end chips, based on the new scaling law, to feature a transistor density equivalent to 1.4 nm processes by 2031. Its new Kirin chips, which are scheduled to launch later this year, will be the first to adopt the LogicFolding architecture with enhanced chip performance, He added. “Before winter 2026, we will bring the surprise … [a] big leap ahead,” He said in her speech. “This is just the start,” He continued, adding that the company took six years to get domestic technologies – including the electronic design automation tools and design methodologies – ready. “I used to think it may take us 10 years, but six years we are here.” He said Huawei would move from local critical path folding to full-scale and multiplayer-folding for full-stack optimisation from devices to systems within a decade. “From 2026 to 2035, as a wide range of R&amp;D explorations goes into products, the transistor density will rise, operating frequency will surge and we keep delivering cutting edge mobile chips to the market,” He said. “The performance of our new chip can fully compete with the local counterparts. For AI systems, we remain equally confident of delivering high quality, low latency large-scale solutions.” The announcement underscored Huawei’s broader efforts to establish a fully independent chip innovation system, as it sought to bypass crippling US export restrictions and navigate the complex technical realities of the post-Moore’s Law era. The global semiconductor industry has relied on Moore’s Law – the observation that the number of transistors on a microchip doubled roughly every two years – to drive exponential gains in computing capability for decades, but as transistor sizes approach physical and atomic limits, this traditional scaling trajectory has drastically slowed. It also marked a rare chance by He, who has been leading the expansion of Huawei’s semiconductor unit over two decades while maintaining a low profile, to publicly deliver a keynote speech and declare the company’s chip innovation breakthroughs. In another sign of increasing exposure of Huawei’s chip business, the company’s little-known chip research lab – the Chip Fundamental Technology Research Laboratory – was featured for the first time on national television earlier this month, when Huawei founder and CEO Ren Zhengfei hosted Vice-Premier Ding Xuexiang at the firm’s Lianqiu Lake campus in Shanghai. Huawei has aggressively doubled down on its proprietary Ascend AI chips and Kunpeng processors over recent years, as the company looks to fill the domestic computing void left by foreign tech chip giants such as Nvidia. As part of the company’s ambition to replace Nvidia in China’s AI training and inference workload, the company is set to launch its Ascend 950 series, including the 950PR and 950DT, in 2026, and the Ascend 960 and Ascend 970 in 2027 and 2028, respectively, in a timetable that runs in parallel with AI chips from Nvidia and Advanced Micro Devices.</p>
<div class="lb-trans"><p>华为技术有限公司发布了一项新的缩放法则和芯片架构，预计到 2031 年其芯片将达到 1.4 纳米工艺节点的水平，这是这家中国科技巨头建立自给自足半导体生态系统的重要一步。该公司声称，新的 Tau (τ) 缩放法则由华为科学家委员会主席及公司半导体业务部门总裁何庭波于周一提出，是指导 “半导体和电子系统演变” 的新原则。在何庭波于周一在上海举行的 2026 年 IEEE 国际电路与系统研讨会（ISCAS）上的主题演讲中，她表示华为在过去六年中一直使用这一新缩放法则设计和大规模生产 381 款芯片。何的同行们也称这一新原则为 “何法”，它提出了一种范式转变，用时间（τ）缩放取代了传统的晶体管几何微型化。基于这一法则，何还推出了一项创新核心技术，称为 LogicFolding 架构，该架构可以减少信号传播的电阻和电容负载，最终提高晶体管密度。公司预计基于新缩放法则自研的高端芯片到 2031 年将具备相当于 1.4 纳米工艺的晶体管密度。何补充道，计划在今年晚些时候推出的新款麒麟芯片将是首批采用 LogicFolding 架构的芯片，性能将得到提升。“在 2026 年冬季之前，我们将带来惊喜……[a] 大幅跃进，” 她在演讲中表示。“这只是开始，” 她继续说道，表示公司花了六年时间准备国内技术，包括电子设计自动化工具和设计方法。“我曾认为可能需要 10 年，但六年我们就到了这里。” 她表示，华为将在十年内从局部关键路径折叠转向全规模和多层折叠，实现从设备到系统的全栈优化。“从 2026 年到 2035 年，随着广泛的研发探索转化为产品，晶体管密度将上升，工作频率将激增，我们将持续向市场推出尖端移动芯片，” 她说。“我们新芯片的性能可以完全与本地竞争对手相抗衡。对于 AI 系统，我们同样有信心提供高质量、低延迟的大规模解决方案。” 这一公告强调了华为在建立完全独立的芯片创新系统方面的更广泛努力，因为它试图绕过美国的出口限制，并应对后摩尔定律时代复杂的技术现实。全球半导体行业依赖摩尔定律——即微芯片上晶体管数量大约每两年翻一番的观察——在过去几十年中推动计算能力的指数增长，但随着晶体管尺寸接近物理和原子极限，这一传统的缩放轨迹已大幅放缓。这也是何庭波在过去二十年领导华为半导体部门扩展的过程中，首次公开发表主题演讲并宣布公司芯片创新突破的难得机会。另一个标志着华为芯片业务曝光度增加的迹象是，该公司的鲜为人知的芯片研究实验室——芯片基础技术研究实验室——本月早些时候首次在国家电视台亮相，当时华为创始人兼首席执行官任正非在上海的莲秋湖校园接待了副总理丁薛祥。近年来，华为在其专有的 Ascend AI 芯片和 Kunpeng 处理器上大力投入，因为该公司希望填补外国科技芯片巨头如 Nvidia 留下的国内计算空白。作为公司在中国的 AI 训练和推理工作中取代 Nvidia 的雄心的一部分，华为计划在 2026 年推出 Ascend 950 系列，包括 950PR 和 950DT，并在 2027 年和 2028 年分别推出 Ascend 960 和 Ascend 970，这一时间表与 Nvidia 和超微的 AI 芯片并行。</p>
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Huawei unveils new scaling law and tech that narrows gap with TSMC, Samsung

南华早报

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台积电

英伟达

NVIDIA Corporation

华为发布了新的扩展法则和技术，缩小了与台积电和三星电子的差距