來源半導體行業觀察，編譯自 semianalysis。Astera（ALAB）將於週三晚掛牌上市，由於是如火如荼的 AI 領域中的獨角獸而受到關注。人工智能基礎設施的淘金熱正在為提供支持技術的公司創造巨大的機會。在這個基礎設施建設富礦中，並不是每個人都是 Nvidia 的，也有許多小型關鍵參與者。今天我們將深入瞭解 Astera Labs，該公司的芯片已悄然應用於 80% 以上的 AI 服務器中。Astera Labs 是一家純粹的數據中心連接公司，主要針對 3 種客户類型：超大規模企業、人工智能加速器供應商和系統 OEM。Astera Lab 的產品組合目前由 3 個系列組成：Aries 重定時器、Taurus 有源電纜 (AEC) paddle board modules 和 Leo CXL 內存控制器。<figure class="image image_resized" style="width: 885.609px"><img src="https://pub.pbkrs.com/uploads/2024/f4cd1690012f3cc35c8e24ec35f2ccdc?x-oss-process=style/lg" alt="" width="1080" height="471" original-src="https://pub.pbkrs.com/uploads/2024/f4cd1690012f3cc35c8e24ec35f2ccdc"/></figure>從歷史上看，連接性是數據中心市場中競爭極其激烈但利潤率高的部分。儘管在交換和 DSP 領域進行了多次競爭，Broadcom 和 Marvell 仍然能夠以超過 80% 的收入份額和超過 65% 的毛利率佔據主導地位。在科技行業，先發優勢並不重要，關鍵還是看技術。我們將討論 Astera Labs 所在的所有主要市場的主要競爭對手，包括 Marvell Technologies、Broadcom、Montage Technology、Parade Technologies、Rambus、Microchip、XConn 和 Credo。Astera Labs 可能會逐漸消失，或者如果他們保持較高的重定時器市場份額並擴展到 AEC 和各種 CXL 產品，他們可能會成為下一個連接超級英雄。Astera Labs 如何解決連接問題Astera Labs 於 2017 年在一個車庫裏成立，具有典型的硅谷風格。聯合創始人 Jitendra Mohan、Sanjay Gajendra 和 Casey Morrison 曾在德州儀器 (TI) 的高速接口業務部門工作。他們看到，由於計算量呈指數級增長，以及人工智能工作負載和超大規模雲計算驅動的異構計算需求，世界的連接瓶頸日益嚴重。Astera Labs 致力於消除瓶頸，無論它們出現在系統中的哪個位置。下圖顯示了 Astera Labs 旨在解決的 3 個主要問題。<figure class="image image_resized" style="width: 885.609px"><img src="https://pub.pbkrs.com/uploads/2024/a4ab8c5e6e8f942f4ac4de0bd8940f71?x-oss-process=style/lg" alt="" width="1080" height="551" original-src="https://pub.pbkrs.com/uploads/2024/a4ab8c5e6e8f942f4ac4de0bd8940f71"/></figure>該公司最初的主要關注點是 PCIe 和相關協議，例如 CXL。PCIe 4.0 規範於 2017 年發佈，首次正式定義了術語 “重驅動器” 和 “重定時器”。轉接驅動器本質上是一種模擬信號放大器器件，用於抵消 PCB 引起的頻率相關衰減。簡單來説，它可以增強信號，就像 “擴音器” 一樣。轉接驅動器的主要缺點是它還會放大信號路徑中的噪聲。這對於 PCIe Gen 1 到 Gen 3 來説效果很好，但在 Gen 4 上開始帶來挑戰，而 Gen 5 更快的數據速率進一步加劇了這種情況。下圖顯示了不同 PCIe 代和 PCB 材料的每英寸損耗。<figure class="image image_resized" style="width: 885.609px"><img src="https://pub.pbkrs.com/uploads/2024/782572e4c0a12c4c3efe3903fc44a85d?x-oss-process=style/lg" alt="" width="1080" height="398" original-src="https://pub.pbkrs.com/uploads/2024/782572e4c0a12c4c3efe3903fc44a85d"/></figure>為了補償信號損失，首選是使用更高質量的 PCB 材料，但這成本很高。例如，PCB 材料 “Megtron 6” 的成本約為最流行且最具成本效益的 PCB 材料 “FR4” 的七倍。請記住，PCIe 規範有精確的插入損耗預算；在 PCIe 5.0 的情況下，32 GT/s 的碰撞到碰撞噪聲為 36 dB，誤碼率小於 10^-12。<figure class="image image_resized" style="width: 885.609px"><img src="https://pub.pbkrs.com/uploads/2024/6a9def279fd9cab93616626e477f455a?x-oss-process=style/lg" alt="" width="1080" height="595" original-src="https://pub.pbkrs.com/uploads/2024/6a9def279fd9cab93616626e477f455a"/></figure>Astera Labs 致力於解決 PCIe 4 和 5（規格於 2019 年發佈）的連接挑戰。他們圍繞解決這些信號完整性挑戰並設計基於重定時器的解決方案建立了一家公司。重定時器是一種混合信號數字/模擬設備，具有協議感知能力，可以完全恢復數據、提取嵌入式時鐘並使用乾淨的時鐘重新傳輸數據的新副本。簡單來説，它不是像轉接驅動器那樣的 “擴音器”，而是一個高品質麥克風 + 專用音頻設備，將校正後的信號饋送到揚聲器到揚聲器。重定時器是一個小型芯片，執行 PCIe SerDes 功能以及有關信號完整性的監控和數據收集。下圖展示了一個典型的架構。<figure class="image image_resized" style="width: 885.609px"><img src="https://pub.pbkrs.com/uploads/2024/d157d7e054152f04925f469991f6c68e?x-oss-process=style/lg" alt="" width="1080" height="604" original-src="https://pub.pbkrs.com/uploads/2024/d157d7e054152f04925f469991f6c68e"/></figure>重定時器能夠將信號分成兩個通道，從而顯着減少通道損耗。下圖顯示了這些芯片如何集成到 PCB 上。這也説明低損耗 PCB，甚至超低損耗 PCB，可能不足以達到所需的通道損耗。<figure class="image image_resized" style="width: 885.609px"><img src="https://pub.pbkrs.com/uploads/2024/1fd65f2fc1fd93dca8e575481bf68760?x-oss-process=style/lg" alt="" width="1080" height="508" original-src="https://pub.pbkrs.com/uploads/2024/1fd65f2fc1fd93dca8e575481bf68760"/></figure>Astera Labs 率先向市場推出適用於 PCIe 4.0 和 PCIe 5.0 的 Aries 智能重定時器，並於 2019 年贏得了首個設計勝利。採用 TSMC 工藝於 2020 年開始批量生產，2021 年該公司創造了 3480 萬美元的收入。他們擁有一批優秀的投資者，例如 Fidelity、Atreides Management、Intel Capital 和 Sutter Hill Ventures。他們在此次公開募股之前的最後一輪融資是在 Marvell 的收購要約遭到拒絕之後進行的。Astera 公佈了提供全球連接平台的願景，並推出了另外兩條產品線：CXL 內存控制器和智能電纜模塊。下圖展示了 Astera Lab 的願景。<figure class="image image_resized" style="width: 885.609px"><img src="https://pub.pbkrs.com/uploads/2024/94fb852fab58827f6864e32a688acc2d?x-oss-process=style/lg" alt="" width="1080" height="329" original-src="https://pub.pbkrs.com/uploads/2024/94fb852fab58827f6864e32a688acc2d"/></figure>2023 年一開始，他們就走上了錯誤的道路，第一季度和第二季度疲軟且下降，受到庫存調整的拖累，影響了通用數據中心和網絡市場，而最大的超大規模客户的雲危機推動了這一市場。但這並不是故事的結局，2023 年第三季度和 2024 年第四季度呈現爆發式增長。那麼，那裏發生了什麼？這種情況是否可持續？<figure class="image image_resized" style="width: 885.609px"><img src="https://pub.pbkrs.com/uploads/2024/1dc2b91bc46a1be7cc8454b39e522075?x-oss-process=style/lg" alt="" width="1080" height="621" original-src="https://pub.pbkrs.com/uploads/2024/1dc2b91bc46a1be7cc8454b39e522075"/></figure>為了回答這個問題，讓我們更深入地瞭解 Aries 產品系列及其主要應用。適用於 AI 和雲應用程序的 Aries 重定時器簡而言之，答案是肯定的：隨着人工智能加速器需求的持續增長，PCIe 重定時器市場也將增長。事實上，每個加速卡內部都包含一個重定時器。其他重定時器可以在服務器頭節點中找到，如下圖所示。這裏的主要客户是 AI 加速器供應商和服務器 ODM。<figure class="image image_resized" style="width: 885.609px"><img src="https://pub.pbkrs.com/uploads/2024/2111ff8f3360b32fd34d8147efe981ea?x-oss-process=style/lg" alt="" width="1080" height="820" original-src="https://pub.pbkrs.com/uploads/2024/2111ff8f3360b32fd34d8147efe981ea"/></figure>重定時器在加速計算系統中如此流行的原因是信號反射（Signal Reflection）。除了距離之外，這是 PCB 走線或電纜中信號丟失的第二個主要原因。簡而言之，GPU 系統非常密集：上圖顯示了底板（例如 Nvidia HGX）如何包含 8 個 GPU。這樣的密度會帶來信號挑戰，並且需要 PCIe 重定時器。AI 服務器可以在加速器基板和連接的服務器頭節點上包含重定時器。每個 GPU 的精確單元數量取決於 PCB 和設計佈局等多種因素，我們將在稍後的報告中向訂閲者分享我們的估計值。不同的超大規模設計包含不同數量的重定時器。Astera Labs 的第一個主要客户實際上是亞馬遜，提供 “典型”（非人工智能）雲工作負載。在某些情況下，Aries 重定時器可以幫助雲服務提供商實現比高數據速率替代方案更低的 TCO。下圖顯示了 IT 設備中重定時器的位置。<figure class="image image_resized" style="width: 885.609px"><img src="https://pub.pbkrs.com/uploads/2024/88221097c6da4a779de6be7deb256c19?x-oss-process=style/lg" alt="" width="1080" height="810" original-src="https://pub.pbkrs.com/uploads/2024/88221097c6da4a779de6be7deb256c19"/></figure>Aries 即將推出的另一個驅動程序是 CXL，這是一種構建在 PCIe 之上的協議，內存池採用 CXL 將導致對 CXL 交換機的需求不斷增加，這將需要重定時器。

ALAB

Astera Labs（ALAB）是一家純粹的數據中心連接公司，其技術應用於 80% 以上的 AI 服務器中。本文將深度分析其技術原理。

“小英偉達” 挑戰多家巨頭，Astera 今晚掛牌上市