在日前英特爾推出了 A14 工藝之後，兩大晶圓廠巨頭正式入局這個巔峯之爭。從目前的資料看來，總體而言，他們在架構、EUV 光刻和晶體管設計上展開了激烈競爭。
首先看台積電，據該公司執行副總裁兼聯席首席運營官 Yuh-Jier Mii（米玉傑）博士介紹，當前的發展方向是從 FinFET 到 Nanosheet。除了這些技術之外，垂直堆疊的 NFET 和 PFET 器件（稱為 CFET）也可能是實現器件微縮的候選方案。除了 CFET 之外，溝道材料方面也取得了突破，可以進一步實現尺寸微縮和降低功耗。上圖總結了這些進展。
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米博士報告稱，台積電一直在積極構建硅基 CFET 器件，以實現更高水平的微縮。台積電在 2023 年 IEDM 上展示了其首款柵極間距為 48 納米的 CFET 晶體管。今年在 IEDM 上，台積電展示了最小的 CFET 反相器。下圖展示了該器件在高達 1.2V 電壓下均衡的性能特徵。
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他解釋説，此次演示在 CFET 技術發展中取得了重要的里程碑，將有助於推動未來的技術擴展。
Mii 博士報告稱，二維溝道材料晶體管的研究也取得了重大進展。台積電首次展示了類似 N2 技術的堆疊納米片架構中單層溝道的電性能。此外，他們還開發了一種採用匹配良好的 N 溝道和 P 溝道器件、工作電壓為 1V 的反相器。下圖總結了這項工作。
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展望未來，台積電還計劃繼續開發新的互連技術，以提高互連性能。對於銅互連，我們計劃採用新的通孔方案來降低通孔電阻和耦合電容。此外，我們還在開發一種新的銅阻擋層，以降低銅線電阻。
除了銅之外，目前正在研究具有氣隙的新型金屬材料，以進一步降低電阻和耦合電容。插層石墨烯是另一種前景廣闊的新型金屬材料，未來有望顯著降低互連延遲。下圖總結了這項工作。
<h2>英特爾的 Turbo Cell</h2>
英特爾將推出的 14A 工藝節點（計劃於 2027 年進行風險生產）的性能指標，宣稱其功耗將降低高達 35%。英特爾還展示了其全新的 Turbo Cell 技術，這是一種可定製的設計方法，旨在提供最高的 CPU 頻率並提升 GPU 中關鍵速度路徑的性能。
14A 和 14A-E 節點是繼 18A 節點之後的新一代節點。英特爾表示，14A 節點的性能功耗比將比 18A 節點提升 15% 至 20%，這可以通過更高的時鐘速度或在相同性能下降低 25% 至 35% 的功耗來實現，具體取決於芯片自身的調校。這一改進很大程度上歸功於英特爾全新的直接接觸式背面供電網絡，該公司將其命名為 PowerDirect。
英特爾還加入了其他新功能來改進節點，例如更寬的閾值電壓（Vt）範圍，從而實現更廣泛的電壓/頻率曲線。
14A 節點的晶體管密度也比 18A 節點提高了 1.3 倍。英特爾還針對 14A 改進了其 RibbonFET 晶體管，現在稱為 “RibbonFET 2”。英特爾尚未透露新一代 RibbonFET 的細節，但其總體設計通過利用完全被柵極包圍的四層堆疊納米片（上圖為 nmos 和 pmos 晶體管的橫截面圖），提高了晶體管密度並實現了更快的晶體管切換速度。
英特爾全新的 Turbo Cells 功能非常出色，但也略顯複雜。Turbo Cells 用途廣泛，但英特爾特別強調，它們將用於 CPU 和 GPU 的關鍵路徑，通常被稱為 “加速路徑”。這是有原因的。
處理器內的時序路徑是指信號在正常運行期間通過導線和邏輯門傳輸的路徑。然而，這些信號的延遲可能會中斷處理器的時鐘時序。關鍵路徑是指總延遲最長的路徑。
由於處理器基於時鐘信號運行，因此最慢的關鍵路徑決定了整個芯片的最高頻率極限，從而成為整體性能的瓶頸（不同時鐘域之間存在差異，但總體原則相同）。芯片設計人員通常會在芯片的這些區域使用更高速的晶體管，但這會降低晶體管密度並增加功耗，因為速度更快的晶體管泄漏更大，從而消耗更多功率。全新的 Turbo Cells 為芯片架構師提供了更精細的工具來緩解關鍵路徑問題。
英特爾全新的 Turbo Cells 功能非常出色，但也略顯複雜。Turbo Cells 用途廣泛，但英特爾特別強調，它們將用於 CPU 和 GPU 的關鍵路徑，通常被稱為 “加速路徑”。這是有原因的。
處理器內的時序路徑是指信號在正常運行期間通過導線和邏輯門傳輸的路徑。然而，這些信號的延遲可能會中斷處理器的時鐘時序。關鍵路徑是指總延遲最長的路徑。
由於處理器基於時鐘信號運行，因此最慢的關鍵路徑決定了整個芯片的最高頻率極限，從而成為整體性能的瓶頸（不同時鐘域之間存在差異，但總體原則相同）。芯片設計人員通常會在芯片的這些區域使用更高速的晶體管，但這會降低晶體管密度並增加功耗，因為速度更快的晶體管泄漏更大，從而消耗更多功率。全新的 Turbo Cells 為芯片架構師提供了更精細的工具來緩解關鍵路徑問題。
Turbo Cells 旨在通過增加短庫的晶體管驅動電流來提高性能，當它們用於創建雙高庫（兩個標準行的高度）時，同時保持高密度排列以實現最佳面積效率。
上圖展示了四種不同的 nmos 和 pmos 納米帶/納米片（粉色和綠色）排列方式，它們具有不同的寬度和配置，可針對不同場景優化驅動電流。納米帶的寬度可以調整，也可以單獨合併，形成非常寬的納米帶，以實現最大的驅動電流輸出。各種選項為設計人員提供了強大的工具包，可用於定製實現。
英特爾表示，Turbo Cells 最終可用於將速度更快、功耗更低的單元與同一設計模塊內的節能單元混合，從而為任何給定的用例創建功率、性能和麪積 (PPA) 的適當平衡。
關鍵路徑是最終的瓶頸；可以將其視為鏈條中最薄弱的環節。英特爾的全新 Turbo Cells 旨在通過加速這些路徑來提升處理器的整體性能，但又不會像解決關鍵路徑問題那樣做出妥協。我們得等到 2027 年才能看到其最終效果。
<h2>High NA EUV，如何抉擇？</h2>
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作為下一代製造競爭的核心，何時使用 High NA EUV 光刻機也是一個關注點。
在半導體新元素的採用方面，台積電多年來一直是先驅，並經常引領潮流。但現在，該公司似乎將放棄在其 A14 工藝中使用高數值孔徑 EUV 光刻設備，而是採用更傳統的 0.33 數值孔徑 EUV 技術。這一消息是在數值孔徑技術研討會上透露的，台積電高級副總裁 Kevin Zhangh 在會上宣佈了這一進展。由此可以肯定地説，英特爾代工廠和幾家 DRAM 製造商現在在 “技術” 上比台積電更具優勢。
“台積電將不會使 High NA EUV 光刻技術來對 A14 芯片進行圖案化，該芯片的生產計劃於 2028 年開始。從 2 納米到 A14，我們不必使用高 NA，但我們可以在處理步驟方面繼續保持類似的複雜性。每一代技術，我們都儘量減少掩模數量的增加。這對於提供經濟高效的解決方案至關重要。” 台積電的 Kevin Zhang 表示。
據相關報道，台積電認為高數值孔徑 (NA) 對 A14 工藝無關緊要的主要原因是，使用相關的光刻工具，這家台灣巨頭的成本可能會比傳統的 EUV 方法高出 2.5 倍，這最終將使 A14 節點的生產成本大大提高，這意味着其在消費產品中的應用將變得困難。這家台灣巨頭依賴於芯片設計和產能，但這並不意味着該公司不會在未來的工藝中採用高數值孔徑 EUV，因為它計劃將其用於 A14P 節點。
High NA 推高成本的另一個原因是，台積電的 A14 芯片單層設計需要多個光罩，而使用最新的光刻工具只會抬高成本，卻得不到太多好處。相反，通過專注於 0.33 NA EUV，台積電可以使用多重曝光技術來保持相同的設計複雜度，而無需 High NA EUV 的極高精度，最終降低生產成本。
但台積電在後來的回應中指出：“台積電會仔細評估諸如新型晶體管結構和新工具等技術創新，並在將其投入量產之前考量其成熟度、成本以及對客户的效益。台積電計劃首先引入高數值孔徑 EUV 光刻機用於研發，以開發客户所需的相關基礎設施和圖案化解決方案，從而推動創新。”
英特爾在本週的英特爾 Foundry Direct 2025 大會上解釋了其 High NA EUV 戰略背後的原理。儘管成本效益方面一直存在質疑，但英特爾仍堅持在其即將推出的 14A 工藝中使用新的高 NA EUV 芯片製造設備。不過，英特爾尚未完全承諾在生產中使用這款新設備，但它在 14A 節點上有一個使用標準 Low NA EUV 的替代生產流程作為備用方案。
英特爾已在其俄勒岡州工廠安裝了第二台高數值孔徑 EUV 光刻機，該公司表示該技術進展順利。然而，由於仍在持續開發中，這台價值約 4 億美元的 ASML Twinscan NXE:5000 高數值孔徑 EUV 光刻機尚未投入生產環境，因此英特爾不會承擔任何風險。
英特爾代工技術與製造執行副總裁、首席運營官兼總經理 Naga Chandrasekaran 博士表示：“首先，英特爾仍然可以選擇在我們的 14A 技術上採用 Low NA 或 High NA 解決方案，並且其設計規則兼容，不會對客户產生任何影響，具體取決於我們選擇的路徑。其次，High NA EUV 的性能符合預期，我們會在合適的時機推出它。”
“我們已經掌握了 18A 和 14A 的數據，這些數據顯示了我們基於低淨空比的解決方案和基於高淨空比的解決方案之間的收益率平價。因此，我們將繼續在技術方面取得進展，並確保我們擁有合適的選擇，以確保我們交付給客户的解決方案在我們做出的決策中具有最低的風險和最佳的回報，” Naga 解釋道。
英特爾將僅在 14A 節點的少數幾個層上使用 High NA EUV（具體數量尚不清楚），而其他不同分辨率的機器將用於其他層。這意味着兩台機器之間的選擇只會影響製造流程的某些部分，但英特爾表示，使用低 NA EUV（詳見下文）機器進行三重圖案化，而不是使用 High NA EUV 機器，可以產生相同的結果。
由於這兩種技術都兼容設計規則，因此無論英特爾對最終制造流程做出何種決定（無論是否採用 HighNA EUV），英特爾的客户都不必改變他們的設計，這有助於消除客户對英特爾採用尚未證實的生產技術的擔憂。
此外，英特爾聲稱兩種生產流程的良率相同，這意味着即使高數值孔徑 EUV 開發遇到障礙，或者英特爾出於經濟原因選擇不部署該技術，也不會對產品上市時間造成嚴重影響。採用多重曝光通常會降低良率，但英特爾聲稱的良率持平，體現了現代多重曝光技術的進步，尤其是在套刻技術領域。
關於高數值孔徑 EUV 的公眾討論大多集中在成本上。業內人士普遍認為，高數值孔徑 EUV 的成本效益不如低數值孔徑 EUV 的多重圖案化技術，但將機器投入生產仍面臨諸多技術障礙。大多數挑戰都集中在實現高數值孔徑 EUV 所需的一系列互補技術上，例如光刻膠、光掩模和計算光刻技術等，這些技術必須針對新機器進行優化。
然而，英特爾率先採用了 ASML 的機器，以在競爭中佔據優勢，並且在開發階段已使用高數值孔徑光刻技術生產了 3 萬片晶圓。正如一位代表在活動後期解釋的那樣，由於減少了大約 40 個工藝步驟，英特爾仍然實現了顯著的成本節約。
最後，我想談談高數值孔徑 EUV。我們為什麼要這麼做？原因很簡單，成本更低。中間這張圖顯示的是用單次高數值孔徑 EUV 生成的圖案，其間距與我們 14A 所需的間距相當。右側顯示的是用傳統方法生成的非常相似的圖案，我們使用了三次 EUV 曝光（三重圖案化），總共經過了大約 40 個工藝步驟來生成該圖案。
“所以，總的來説，我們看到了更短、更簡單的流程，這是我們在 14A 中使用高數值孔徑 (High-NA) 的應用類型，與多溝道 0.33 NA EUV（低數值孔徑）相比，這降低了成本。此外，這提供了減少金屬層數量並獲得額外性能增強的選項。”
英特爾並未説明其比較是否基於全光罩尺寸的印刷。高數值孔徑 (High-NA) 機器一次只能印刷半個光罩，需要兩次印刷才能製作出一個光罩大小的處理器，並依靠拼接將兩次印刷合二為一，形成一個完整的單元。相比之下，等於或小於半個光罩尺寸的芯片，使用高數值孔徑 EUV 機器只需印刷一次即可。相比之下，低數值孔徑 EUV 機器只需一次印刷即可處理一個全光罩大小的芯片。
英特爾在 10nm 節點上遭遇了諸多失敗，最終導致其失去了對台積電的芯片製造領先優勢，而英特爾將 10nm 問題歸咎於同時在新的製造技術和工藝上投入了太多資金。
決定開發替代的 Low NA 生產流程是為了防止重複過去的錯誤，而且英特爾過去也通過開發替代解決方案來降低其他類型進步的風險。
例如，該公司在 18A 節點開發了全新的背面供電系統，這在業界尚屬首創；同時，該公司還開發了環柵晶體管（GAA），這在英特爾歷史上尚屬首創。為了確保有備用方案，該公司對其 18A 工藝採取了更為穩健的去風險策略，其中包括開發一個內部試驗的、不帶背面供電的工藝節點。然而，由於 GAA 和背面供電的開發進展順利，英特爾最終推進了 18A 節點的完整版本。
英特爾的競爭對手台積電已確認，不會在其競爭的 A14 節點上使用高 NA 技術，並且尚未透露何時將新的高 NA EUV 設備投入量產。英特爾最初計劃在其 18A 工藝中使用高 NA 技術，該工藝在 14A 節點之前推出。英特爾後來改變了這些計劃，稱該工藝節點的開發速度出乎意料地快，這意味着設備無法及時準備就緒。
本文來源：半導體行業觀察，原文標題：《1.4nm，巔峯之爭》。
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<div>風險提示及免責條款</div>
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台積電

在英特爾推出 A14 工藝後，台積電與英特爾在晶圓製造領域展開激烈競爭。台積電計劃從 FinFET 轉向 Nanosheet，並積極開發 CFET 器件以實現微縮。2023 年 IEDM 上，台積電展示了 48 納米 CFET 晶體管及其電性能，標誌着技術進步。此外，台積電還在研究新型互連技術和金屬材料，以降低電阻和延遲。英特爾則計劃於 2027 年推出 14A 工藝，聲稱將降低功耗。

- 台積電與英特爾在 A14 工藝競爭中展開激烈技術較量。  
- 台積電計劃採用傳統 EUV 光刻技術，英特爾則堅持使用高 NA EUV。  
- 英特爾的 Turbo Cells 技術旨在提升處理器性能，預計於 2027 年見效。  