智通財經 APP 獲悉，華爾街金融巨頭摩根士丹利近日發佈研報稱，“芯片代工之王” 台積電 (TSM.US) 已經啓動建設 310 mm² Panel-Level chiplet 先進封裝試產線 (即 CoPoS 先進封裝體系)，並帶動 ASE 等半導體設備與先進封裝設備巨頭們將 FOPLP 尺寸同步收縮至 300/310 mm²，意味着 “圓片級 CoWoS 向面板級 CoPoS 先進封裝” 的封裝超級更新迭代正式進入投資與初步試製造期。台積電啓動的 CoPoS 試產線意味着，這家芯片製造巨頭正式掀起覆蓋芯片上游到下游產業鏈的 “先進封裝大變革”。CoPoS 未來主要用於大規模解決 CoWoS 先進封裝產能瓶頸以及初步流片與整個製造到封裝環節的成本問題，面向下一代 AI 訓練/推理 AI GPU/AI ASIC，追求一次封裝更大規模 chiplet 芯粒、更高 HBM 堆疊數，以實現指數級性能提升並且相比於 CoWoS 有望縮減擴張產能的成本。大摩的全球芯片產業鏈調研數據顯示，台積電已經投資建設 CoPoS 310mm² 試產線，ASE 幾乎同期發佈採用 300 mm²面板的 2.3D 封裝技術 (FOCoS-Bridge)，顯示先進封裝產業正加速向 310 mm²過渡。2025 年 6 月，日本電子封裝學會 (JIEP) 研討會上亦出現大量與 PLP/CoPoS 相關的半導體設備與原材料展品。大摩報告顯示，行業預計 2026 年中大規模 CoPoS 相關半導體設備交付與安裝調試、2027 年工藝上線、2027 年中進入大規模設備投資決策期以及初步流片。CoPoS 先進封裝體系借鑑 CoWoS 的硅插硅技術棧，但在基板形態、高端半導體設備鏈與良率瓶頸上做了系統級調整，用更加強勁的性能天花板以及更易於擴張的產能，更大範圍滿足全球愈發龐大的 AI 算力需求。對英偉達、AMD 以及博通、邁威爾科技等 AI/HPC 超級客户而言，CoPoS 提供更大規模的先進封裝 I/O 與 HBM 堆疊數，極大程度緩解先進封裝產能供不應求與初步流片、芯片製造成本高企。就 “性能上限” 角度來看，CoPoS 的面板級面積 + HBM 堆疊組合能帶來比現行 CoWoS 先進封裝更大的帶寬/容量擴增，因而對聚焦超大模型訓練/推理體系的 AI 芯片而言具備更高性能天花板。從業績增長與估值擴張角度來看，整個芯片產業鏈有望迎來大舉增長。對於英偉達、AMD 以及三大 EDA 巨頭來説，有望通過供給側產品更新迭代推動更大規模終端需求，尤其對於 AI 芯片霸主英偉達來説有望更大程度滿足堪稱 “星辰大海” 的 AI 算力需求;半導體高端設備與芯片原材料鏈因 CoPoS 面板化則即將迎來新一輪超大規模設備資本支出，尤其是對於激光切割、面板光刻、真空貼合、幹膜封裝等領域的全球最頂級半導體設備廠商，關鍵設備在於 Panel-level 直寫光刻、激光切割以及面板貼片。從圓片到面板：台積電領銜 “CoPoS 革命”CoWoS(Chip-on-Wafer-on-Substrate) 先進封裝流程集中於在 300mm 圓片硅中介層 (interposer) 上首先完成再佈線與 TSV，然後將邏輯/存儲裸片貼裝於上，再整體鍵合到 BT/ABF 有機基板，由於圓片有效面積十分有限，大核心芯片 + 多 HBM 佔位後，單片產出僅 3-4 顆，良率則跟隨面積下降，最終導致單顆成本較高，產能長期受限，且性能天花板開始觸及上限。CoPoS(Chip-on-Panel-on-Substrate) 流程集中於將硅中介層或再佈線層移到矩形面板 (PLP) 上 (典型為 310 mm × 310 mm)，先製程成大面積嵌硅 RDL，再貼裝核心 chiplet 芯粒/HBM，最後與有機基板組裝。CoPoS 追求一次封裝更多 chiplet 芯粒、更高 HBM 堆疊數，面向 1nm 及以下超先進製程以及下一代 AI 芯片性能躍升。但翹曲與角緣塗膜均勻性是新挑戰。因此基於 CoPoS 的面板可利用率高、單板面積約等於圓片 3-5 倍，疊加潛在產能提升 ×2—×3、單位面積成本降低約 20-30%，半導體設備鏈可能需重新適配 (主要集中於大型激光分割、直接成像光刻以及真空貼片機)。大摩表示，對於芯片產業鏈而言，從 12-inch 晶圓級設備跨到 PLP 相關原材料與設備是一輪全新的超大規模 CAPEX 週期，半導體設備巨頭們 (比如 Disco、Ulvac、Screen HD 以及 Canon) 有望獲得增量訂單，堪稱重大結構性增長機遇。CoPoS 與 AI 算力隨着 ChatGPT 風靡全球以及 Sora 文生視頻大模型重磅問世，疊加 AI 領域 “賣鏟人” 英偉達連續多個季度無與倫比的業績，意味着人類社會邁入 AI 時代。在 5 月底的英偉達業績會議上，黃仁勳極度樂觀地預測 Blackwell 系列將創下史上最強勁 AI 芯片銷售紀錄，推動人工智能算力基礎設施市場 “呈現出指數級別增長”。“如今，每個國家都將 AI 視為下一次工業革命的最核心——一個為全球每個經濟體不斷生產智能以及關鍵基礎設施的新興產業，” 黃仁勳在與分析師們的業績討論表示。推理端帶來的 AI 算力需求堪稱 “星辰大海”，有望推動人工智能算力基礎設施市場持續呈現出指數級別增長，“AI 推理系統” 也是黃仁勳認為英偉達未來營收的最大規模來源。在當下以 AI 芯片為核心的 “帶寬 - 算力” AI 基礎設施史無前例競賽中，圓片級 CoWoS 已把英偉達 AI GPU 先進封裝推進到至少 6 顆 HBM 存儲系統、總帶寬 3.9 - 4.8 TB/s 的極限，比如 CoWoS-S 受限於 120 × 150 mm 以內的硅中介層尺寸。而面板級 CoPoS 通過把承載面積放大到典型的 310 × 310 mm，可容納多達 10-12 顆下一代 HBM——HBM4 與更多 chiplet 芯粒，理論峯值帶寬有望突破 13-15 TB/s，存儲容量至少翻倍。更大規格的面板讓 GPU/CPU chiplet、光學 I/O Die、專用 AI 加速 IP 可以更大規模封裝集成，指數級縮短互連，大幅降低整體延遲和功耗，因此，就下一代 AI 芯片性能以及滿足算力需求而言，CoPoS 提供了寬廣得多的 “性能上限”，更大範圍滿足算力需求。也就是説當 AI 算力需求以及 AI 模型的參數規模繼續爆炸式增長，乃至 HBM 堆疊到 10 顆以上時，CoPoS 先進封裝將全面釋放出面板面積優勢，帶來更大規模的 AI 芯片等 AI 算力基礎設施性能提升以及單位算力成本下降。比如，當 CoPoS 面板可用面積達到單片 CoWoS 5 倍以上，配合 HBM4(1.6 TB/s/棧，2 048-bit 總線) 使用時，12 棧即可實現大於 19 TB/s 峯值——即帶寬上限比現行 CoWoS 理論翻 4 倍有餘。

台積電

台積電啓動 310 mm² Panel-Level chiplet 先進封裝試產線 CoPoS，標誌着從 CoWoS 向 CoPoS 的封裝變革。此舉旨在解決 CoWoS 的產能瓶頸和成本問題，特別是針對 AI GPU 和 ASIC 的需求。摩根士丹利的報告指出，預計到 2026 年將實現大規模設備交付，2027 年進入投資決策期。

- 台積電啓動 CoPoS 試產線，推動先進封裝技術變革。  
- CoPoS 旨在解決 CoWoS 產能瓶頸，提升 AI 芯片性能。  
- 半導體設備市場將迎來新一輪資本支出，促進行業增長。  

從 CoWoS 到 CoPoS：台積電掀起一場席捲芯片產業鏈的 “先進封裝變革”