Geert Vandenberghe，imec 高分辨率光刻技術項目研發副總裁
過去兩年對高 NA EUV 光刻技術來説是一個重要的篇章。隨着首批系統交付客户以及 ASML-imec 聯合高 NA EUV 光刻實驗室的啓動——為生態系統提供了早期探索其能力的機會——該技術正在獲得真正的動力。目前，高 NA EUV 光刻顯示出在尺寸縮放、工藝簡化和設計靈活性方面兑現承諾的強大潛力。
解鎖這些能力源於一種整體方法，其中材料和圖案化工藝、掩模和成像技術、光刻增強技術（如光學鄰近校正（OPC））、計量和檢測以及設計同時得到優化 [1-6]。這是 imec-ASML 高 NA EUV 生態系統內強大生態系統協作的結果，該生態系統包括領先的芯片製造商、設備、材料和光刻膠供應商、掩模公司以及計量專家。
本文討論了高 NA EUV 光刻背後的關鍵驅動因素，並強調了推動該技術實驗驗證的光刻和圖案化生態系統發展的拐點。
高 NA EUV 驅動因素 1：更高的分辨率和圖像對比度
憑藉 67% 更高的數值孔徑（NA），0.55NA EUV 光刻承諾相比於 0.33NA EUV 光刻提供更好的分辨率。
分辨率達到 16nm 間距：世界紀錄
光刻系統的分辨率反映了工具打印和分辨特定間距或關鍵尺寸（CD）特徵的能力。瑞利方程為我們提供了三個改善分辨率的調節因素：使用更小的 k1 因子、利用更短波長的光以及增加系統投影鏡頭的 NA。k1 因子取決於與芯片製造過程相關的許多因素，並被儘可能推向其物理極限 0.25 以改善分辨率。NA 控制用於形成圖像的光的數量（更準確地説，是鏡頭捕獲的衍射級數）。低（0.33）NA 和高（0.55）NA EUV 光刻均使用波長為 13.5nm 的光。但高 NA EUV 的 67% 更大 NA 使得該系統在分辨率上具有明顯優勢，最終承諾能夠分辨達到 16nm 間距（或 8nm CD）的線條。
在 2024 年，imec 在 ASML-imec 高 NA EUV 光刻實驗室展示了使用 0.55NA EUV 光刻掃描儀（TWINSCAN EXE:5000）獲得的 16nm 間距線/空間的單次打印圖像——這是一個世界紀錄 [5,6]。這些圖像是在為高 NA EUV 光刻優化的金屬氧化物光刻膠（MOR）中打印的。同樣，接觸孔（使用化學放大光刻膠（CAR）打印）和柱（使用 MOR 打印）顯示出 24nm 間距（中心到中心距離）的令人印象深刻的分辨率。
圖 1 –（頂部）16nm 和 18nm 間距線/空間（L/S），以及（底部）高 NA EUV 曝光後的 24nm 間距接觸孔（CH）和柱（PL）。
然而，最終的分辨率僅僅是一個 “光學” 承諾，反映了在光刻膠接觸晶圓之前的空氣圖像的質量。在晶圓曝光過程中，空氣圖像在光刻膠中創建圖案，經過光刻膠顯影后，這些圖案進一步蝕刻到底層。最終在圖案化特徵上獲得的分辨率因此也取決於在圖案化過程中使用的材料（光刻膠、底層、硬掩模……）和蝕刻工藝的性能。工藝限制也可能影響在 300mm 晶圓上實現的結構的良率。
因此，高 NA EUV 在實現行業相關圖案化結構的分辨率極限將大於 16nm 間距。針對新材料和 MOR 啓用的先進光刻材料研發工作，對於將圖案化技術的分辨率儘可能接近高 NA EUV 的理論極限至關重要。
在 2025 年，imec 展示了 20nm 間距的金屬化線結構，適用於工業化的鍍金屬化，以及通過直接金屬蝕刻（DME）金屬化方案獲得的 20nm 和 18nm 間距的 Ru 線 [7]。這一激進的分辨率是通過一種整體方法實現的，該方法涉及共同優化光學鄰近校正（OPC）技術、光掩模、光刻膠、底層和蝕刻工藝及材料。
圖 2 – 通過單次曝光高 NA EUV 光刻獲得的 18nm 間距 Ru 線。
高圖像對比度改善局部 CD 均勻性並減少曝光劑量
在高 NA EUV 光刻掃描儀中，投影鏡頭受到的光具有比低 NA EUV 掃描儀更多的衍射級數。這增強了空氣圖像的對比度——即光經過光掩模後，明暗區域之間的強度差異——這也是其卓越分辨率的原因。當光刻膠暴露於高對比度的圖像時，打印特徵具有更好的局部 CD 均勻性（LCDU），並且受到的粗糙度影響較小。這在各種 29nm 間距的六角孔和柱結構中得到了實驗驗證，顯示出與 0.33NA 打印特徵相比，LCDU 提升在 18% 到 42% 之間 [5,6]。
高圖像對比度還降低了在光刻膠中打印具有足夠質量的圖案所需的劑量。這反過來又允許減少曝光時間，從而有利於掃描儀的吞吐量和工藝成本。對於 29nm 間距的孔和柱，使用 0.55NA EUV 光刻時可以證明約 60% 的劑量提升 [5,6]。
高 NA EUV 驅動因素 2：工藝簡化
芯片行業可能會爭辯説，20nm 的特徵也可以通過低 NA EUV 光刻進行圖案化。確實如此，但這隻能通過使用複雜的多圖案步驟來實現。這涉及將芯片圖案分割成兩個或多個 “更簡單” 的掩模，這增加了製造時間，降低了良率，增加了碳足跡，並提高了成本。高 NA EUV 光刻提供的高分辨率減少了對多圖案的需求，使得最小的芯片特徵可以在一次曝光中打印。
邏輯路線圖：邏輯 A14 和 A10 關鍵金屬層的單圖案化
對於 A14 和 A10 邏輯節點，最關鍵金屬層（即 M0 和 M2）的要求非常苛刻：線/間距≤20nm，具有侵略性的尖端到尖端（T2T）結構以中斷線路（T2Ts 的 CD≤15nm 和 LCDU≤3nm 作為行業目標），以及中心到中心距離≤30nm 的隨機通孔。0.33NA EUV 光刻需要 3-4 個掩模來圖案化這些特徵，而 0.55NA EUV 光刻可以在一次曝光中完成這一任務，實驗也證實了這一點。Imec 還可以克服實現良好 T2T 控制的挑戰：通過共同優化光源、掩模（使用低 n 相位移掩模）、光刻膠和蝕刻（使用定向蝕刻技術），可以實現 13nm T2T 結構的目標 LCDU 低於 3nm。
圖 3 –（左）0.33NA EUV 光刻需要 4 個掩模來圖案化金屬 A14/A10，（中間和右側）高 NA EUV 光刻只需一個掩模即可打印相同的佈局。
DRAM 路線圖：D1d 和 D0a 比特線周邊/存儲節點着陸墊層的單圖案化
消除複雜多圖案步驟的能力也使高 NA EUV 光刻成為未來 DRAM 節點的路線圖推動者，即 32nm（D1d）和 28nm（D0a）DRAM。對於這些節點，實驗已確認使用高 NA EUV 光刻圖案化 BLP/SNLP 層的可行性——該層包含比特線周邊和存儲節點着陸墊。雖然 0.33NA EUV 光刻需要至少三個掩模來圖案化這些 BLP/SNLP 層，但 0.55NA EUV 光刻只需一個掩模即可完成同樣的任務。
圖 4 – 高 NA EUV 光刻作為下一代 DRAM 的路線圖推動者：（左上）0.33NA EUV 光刻需要對 D1d/D0a 進行多圖案化，（右上）0.55NA EUV 光刻使得 BLP/SNLP 層的單圖案化成為可能。（底部）0.33NA 和 0.55NA 啓用的 BLP/SNLP 層的 TEM 橫截面（ADI = 開發後檢查；AEI = 蝕刻後檢查）。
高 NA EUV 驅動因素 3：設計靈活性
在 2000 年代中期到後期，先進邏輯芯片的設計從 2D 轉向了 1D 曼哈頓式電路佈局，尤其是在最關鍵的層中。引入這種設計 “懲罰” 是為了延長 193nm 浸沒式光刻的使用，採用較低 k1 的單圖案化和多圖案化，以期待 0.33NA EUV 光刻的準備就緒。在 2D 雙向設計中，使用曼哈頓幾何形狀沿垂直和水平方向形成設計。相比之下，1D 或單向設計則將結構對齊到每層的垂直或水平方向。儘管 1D 曼哈頓提供了密集的表示，但它也面臨限制。例如，當從一條金屬線與相鄰金屬線之間建立電連接時，必須實施額外的層和通孔——這增加了晶圓成本，並延長了電流的路徑長度。
高 NA EUV 光刻所提供的分辨率飛躍重新啓用了 1.5D 和 2D 曼哈頓設計的使用，甚至使得引入曲線幾何形狀和路徑成為可能。這不僅為芯片設計師提供了增強的靈活性以改善功耗和性能，還可能減少面積消耗或減少層數以降低成本。
高 NA EUV 通過 2D 設計實現雙向佈線
Imec 及其合作伙伴展示了使用 2D 曼哈頓設計進行 22nm 和 28nm 間距線結構的雙向佈線。OPC 優化和掩模製作質量使得 2D 設計在蝕刻後圖案保真度良好，設計意圖與晶圓數據之間保持一致。
圖 5 – 高 NA EUV 光刻通過 2D 設計實現雙向佈線，從左到右展示了 22nm 間距的 2 軌跳躍；28nm 間距 N 2D；28nm 間距 C 2D 和 CFET 中線佈線練習。
與曲線設計技術的兼容性
此外，imec 開發了一種解決方案，以在芯片設計階段引入更復雜的曲線幾何形狀，從而將曲線性擴展到 OPC 和掩模階段。曲線設計已被證明對多種用例有益，從標準單元設計到源/漏接觸和柵極重布，再到放置和佈線設計。例如，在標準單元設計中，它使得 M0 間距放寬，同時提供 20% 的面積減少。Imec 最近展示了使用曲線設計形狀與高 NA EUV 光刻的兼容性，允許在先進節點上最佳利用高 NA EUV 光刻所提供的分辨率飛躍。
結論
開發高 NA 特定光刻和圖案化技術的整體方法對於驗證其三個主要承諾至關重要：相對於 0.33NA EUV 光刻的分辨率和圖像對比度提升，通過單圖案化簡化工藝，以及通過 1.5D、2D 和曲線設計實現設計靈活性。Imec 及其生態系統的合作伙伴繼續將這些能力推向極限，並開發下一代高 NA EUV 光刻——為行業提供平衡的選擇。正在進行的研發工作包括解決剩餘挑戰，如焦深改善、隨機缺陷緩解和拼接啓用。
因此，高 NA EUV 光刻技術將成為未來技術的關鍵推動力，例如先進的人工智能芯片、高性能計算和下一代存儲器。它被視為滿足人工智能和數據驅動應用需求的必要條件，因為硬件必須迅速演變。該技術在實現歐洲芯片法案對低於 2 納米邏輯技術節點的雄心方面也發揮着關鍵作用。
這項工作部分得益於 NanoIC 試點線。該項目的獲取和運營由芯片聯合企業共同資助，通過歐盟的數字歐洲（101183266）和地平線歐洲計劃（101183277），以及參與的國家比利時（弗蘭德）、法國、德國、芬蘭、愛爾蘭和羅馬尼亞提供資金。欲瞭解更多信息，請訪問 nanoic-project.eu _。
想了解更多嗎？
[1] ‘高 NA EUV 光刻：下一步重大進展，’ imec 閲讀室，2021 年 10 月
[2] ‘Imec 與 ASML 聯合開設高 NA EUV 光刻實驗室，為領先的半導體生態系統提供早期開發平台，’ imec 新聞稿，2024 年 6 月
[3] ‘Imec 展示高 NA EUV 圖案生態系統的準備情況，’ imec 新聞稿，2024 年 2 月
[4] ‘Imec 使用高 NA EUV 光刻展示邏輯和 DRAM 結構，’ imec 新聞稿，2024 年 8 月
[5] ‘為埃爾斯特朗未來繪製圖案：高 NA EUV 光刻的突破，’ Geert Vandenberghe，imec ITF USA 2025
[6] ‘高 NA 光刻在轉折點：為行業插入做準備，’ G. Vandenberghe，半導體韓國 2026（2026 年 2 月 11 日）
[7] ‘Imec 在單圖案高 NA EUV 光刻中取得新里程碑，適用於大馬士革和直接金屬蝕刻金屬化過程，’ imec 新聞稿，2025 年 9 月
[8] ‘曲線技術：邏輯技術路線圖的遊戲規則改變者，’ imec 閲讀室，2025 年 5 月
關於作者
Geert Vandenberghe 在比利時的魯汶天主教大學獲得碩士和博士學位，並且是 SPIE Fellow。1995 年，他加入了 imec 的光刻部門，在不同角色和多個領域工作，如光刻膠、圖案化、成像、OPC、分辨率增強技術，以及在 248nm、193nm、浸沒式到 13.5nm 等不同波長下的研究，所有這些都在 imec 的先進光刻研究項目框架內。目前，他是圖案化技術項目的副總裁，包括 imec-ASML 聯合高 NA EUV 實驗室。

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Imec 及其合作伙伴正在推進高數值孔徑（High NA）極紫外（EUV）光刻技術，展示了其在提高分辨率和簡化工藝方面的潛力。該技術具有 67% 的更高數值孔徑，承諾能夠解析至 16nm 間距的特徵。最近的演示包括 16nm 間距線條和 24nm 間距接觸孔的單次打印圖像。這一成功源於一個優化材料、工藝和成像技術的協作生態系統。高 NA EUV 增強的圖像對比度也改善了局部特徵尺寸一致性，這對於實現行業相關的圖案至關重要。這一創新標誌着芯片製造能力的重大進步

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