<p><strong>盛陽，</strong> 研究員，<strong>安妮·範多倫，</strong> 首席技術成員 <strong>，蓋爾特·赫林斯，</strong> XTCO/計算密度項目總監，以及 <strong>堀口直人，</strong> imec CMOS 器件技術總監</p>
<p>互補場效應晶體管（CFET）器件架構預計將在邏輯技術路線圖中取代全圍柵（GAA）納米片晶體管。在 CFET 器件中，n 型和 p 型 MOS 晶體管垂直堆疊在一起，首次將 n-p 分離從標準單元高度考慮中移除。因此，CFET 器件架構有潛力大幅縮小邏輯標準單元的尺寸，前提是它們能夠與先進的接觸和供電技術相結合。</p>
<p>在所有可能的集成流程中，單片 CFET（mCFET）被認為是干擾最小的——提供了在行業相關尺寸下引入 CFET 的最快路徑。通過單片集成，具有共同頂部和底部柵極的垂直器件結構在一系列工藝步驟中進行圖案化和處理。</p>
<p>層的垂直堆疊帶來了幾個挑戰，需要 CFET 特定模塊來實現堆疊橫截面關鍵部分的垂直隔離。一個例子是中間介電隔離（MDI）模塊，它提供了頂部和底部柵極之間的隔離 [1]。這允許為頂部和底部器件設置不同的閾值電壓。</p>
<p>近年來，在展示 300mm mCFET 集成流程的關鍵構建塊方面取得了顯著進展。在 2024 年 VLSI 會議上，imec 研究人員報告了一種帶有 MDI 模塊的 mCFET 器件，兼容內間隔器——一種隔離柵極與源/漏（S/D）的納米片特徵 [2]。在 2024 年 IEDM 會議上，imec 實驗性地展示了一種功能性 mCFET，直接與底部 pMOS 器件的 S/D 進行背面接觸 [3]。</p>
<p>imec 預計在邏輯技術路線圖的 A7 節點引入 mCFET 器件架構，當 mCFET 取代外壁叉片（<strong>圖 1</strong>）時。後者預計將把基於納米片的邏輯路線圖擴展到 A10 節點，以期待 mCFET 準備好進行大規模生產。</p>
<p>圖 1. imec 的邏輯技術路線圖，顯示了從 2nm 到 A10 節點的納米片時代的延續，外壁叉片在 A7 及之後過渡到 CFET。</p>
<p><strong>mCFET 向進一步節點的可擴展性：行業關注</strong></p>
<p>在電路層面，imec 提出了雙排 CFET 架構作為將 mCFET 集成到 A7 標準單元的最優方式 [4]。雙排 CFET 標準單元包含兩排堆疊器件，中間有共享的垂直信號通道，以及在單元邊界的 ‘VSS’ 電源牆。在 2024 年 IEDM 會議上，imec 通過設計技術協同優化（DTCO）研究展示了這種雙排 CFET 架構在 A7 技術節點上提供了製造能力和麪積效率之間的最佳權衡（<strong>圖 2</strong>）。</p>
<p>圖 2. (a) 單排 CFET 和 (b) 雙排 CFET 的概念表示。</p>
<p>然而，行業一直對切換到新的器件架構持謹慎態度，因為這涉及巨大的工具投資和額外風險。為了使過渡成功，重要的是新架構能夠在不同節點之間使用。</p>
<p>因此，imec 研究人員繼續進行 DTCO 研究，以調查雙排 mCFET 向後續技術節點的可擴展性。</p>
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<p>該研究集中於單片 CFET（mCFET）技術的性能提升，預計將取代邏輯技術路線圖中的全圍柵納米片晶體管。imec 的研究人員展示了 mCFET 集成的關鍵組件，包括中間介電隔離模塊和具有直接背面接觸的功能設備。提出了雙排 CFET 架構，以便最佳集成到 A7 標準單元中，平衡可製造性和麪積效率。該研究強調了在技術節點之間可擴展性的重要性，以便在行業中成功採用</p>

<p><strong>SHENG YANG,</strong> Researcher, <strong>ANNE VANDOOREN</strong>, Principal Member of Technical Staff <strong>, GEERT HELLINGS</strong>, Program Director XTCO/compute density, and <strong>NAOTO HORIGUCHI</strong>, Director CMOS Device Technology at imec</p>
<div class="lb-trans"><p><strong>盛陽，</strong> 研究員，<strong>安妮·範多倫，</strong> 首席技術成員 <strong>，蓋爾特·赫林斯，</strong> XTCO/計算密度項目總監，以及 <strong>堀口直人，</strong> imec CMOS 器件技術總監</p>
</div><p>Complementary FET (CFET) device architectures are expected to succeed gate-all-around (GAA) nanosheet transistors in the logic technology roadmap. In a CFET device, n and pMOS transistors are stacked on top of each other, removing the n-p separation from standard cell height considerations for the first time. As such, CFET device architectures have the potential to substantially shrink logic standard cell sizes, provided they can be combined with advanced technologies for contacting and powering the transistors.</p>
<div class="lb-trans"><p>互補場效應晶體管（CFET）器件架構預計將在邏輯技術路線圖中取代全圍柵（GAA）納米片晶體管。在 CFET 器件中，n 型和 p 型 MOS 晶體管垂直堆疊在一起，首次將 n-p 分離從標準單元高度考慮中移除。因此，CFET 器件架構有潛力大幅縮小邏輯標準單元的尺寸，前提是它們能夠與先進的接觸和供電技術相結合。</p>
</div><p>Of all possible integration flows, monolithic CFET (mCFET) is considered the least disruptive – offering the fastest path to CFET introduction at industry-relevant dimensions. With monolithic integration, the vertical device structure with common top and bottom gates is patterned and processed in a single sequence of process steps.</p>
<div class="lb-trans"><p>在所有可能的集成流程中，單片 CFET（mCFET）被認為是干擾最小的——提供了在行業相關尺寸下引入 CFET 的最快路徑。通過單片集成，具有共同頂部和底部柵極的垂直器件結構在一系列工藝步驟中進行圖案化和處理。</p>
</div><p>The vertical stacking of layers brings along several challenges, and CFET-specific modules are needed to enable vertical isolation in critical parts of the stack cross-section. An example is the middle dielectric isolation (MDI) module, providing isolation between the top and bottom gates [1]. This allows different threshold voltages to be set for the top and bottom devices.</p>
<div class="lb-trans"><p>層的垂直堆疊帶來了幾個挑戰，需要 CFET 特定模塊來實現堆疊橫截面關鍵部分的垂直隔離。一個例子是中間介電隔離（MDI）模塊，它提供了頂部和底部柵極之間的隔離 [1]。這允許為頂部和底部器件設置不同的閾值電壓。</p>
</div><p>In recent years, considerable progress has been made in demonstrating the critical building blocks for a 300mm mCFET integration flow. At VLSI 2024, imec researchers reported on a mCFET device with MDI module, compatible with an inner spacer – a nanosheet-specific feature that isolates the gate from the source/drain (S/D) [2]. At IEDM 2024, imec experimentally demonstrated a functional mCFET with direct backside contact to the S/D of the bottom pMOS device [3].</p>
<div class="lb-trans"><p>近年來，在展示 300mm mCFET 集成流程的關鍵構建塊方面取得了顯著進展。在 2024 年 VLSI 會議上，imec 研究人員報告了一種帶有 MDI 模塊的 mCFET 器件，兼容內間隔器——一種隔離柵極與源/漏（S/D）的納米片特徵 [2]。在 2024 年 IEDM 會議上，imec 實驗性地展示了一種功能性 mCFET，直接與底部 pMOS 器件的 S/D 進行背面接觸 [3]。</p>
</div><p>Imec anticipates the introduction of the mCFET device architecture in the A7 node of the logic technology roadmap, when mCFET takes over from the outer wall forksheet ( <strong>FIGURE 1</strong>). The latter is envisioned to extend the nanosheet-based logic roadmap into the A10 node, in anticipation of the mCFET being ready for mass production.</p>
<div class="lb-trans"><p>imec 預計在邏輯技術路線圖的 A7 節點引入 mCFET 器件架構，當 mCFET 取代外壁叉片（<strong>圖 1</strong>）時。後者預計將把基於納米片的邏輯路線圖擴展到 A10 節點，以期待 mCFET 準備好進行大規模生產。</p>
</div><p>Figure 1. Imec’s logic technology roadmap, showing the extension of the nanosheet era from 2nm to A10 node with the outer wall forksheet, before transitioning to CFET for A7 and beyond.</p>
<div class="lb-trans"><p>圖 1. imec 的邏輯技術路線圖，顯示了從 2nm 到 A10 節點的納米片時代的延續，外壁叉片在 A7 及之後過渡到 CFET。</p>
</div><p><strong>Extendibility of mCFET to further nodes: an industry concern</strong></p>
<div class="lb-trans"><p><strong>mCFET 向進一步節點的可擴展性：行業關注</strong></p>
</div><p>At circuit level, imec proposed the double-row CFET architecture as the most optimal way to integrate mCFETs into an A7 standard cell [4]. A double-row CFET standard cell contains two rows of stacked devices with a shared vertical signal via in between, and ‘VSS’ power walls at the cell boundary. At IEDM 2024, imec showed through a design-technology co-optimization (DTCO) study how this double-row CFET architecture offers the best trade-off between manufacturability and area efficiency for the A7 technology node ( <strong>FIGURE 2</strong>).</p>
<div class="lb-trans"><p>在電路層面，imec 提出了雙排 CFET 架構作為將 mCFET 集成到 A7 標準單元的最優方式 [4]。雙排 CFET 標準單元包含兩排堆疊器件，中間有共享的垂直信號通道，以及在單元邊界的 ‘VSS’ 電源牆。在 2024 年 IEDM 會議上，imec 通過設計技術協同優化（DTCO）研究展示了這種雙排 CFET 架構在 A7 技術節點上提供了製造能力和麪積效率之間的最佳權衡（<strong>圖 2</strong>）。</p>
</div><p>Figure 2. Conceptual representation of (a) a single-row and (b) a double-row CFET.</p>
<div class="lb-trans"><p>圖 2. (a) 單排 CFET 和 (b) 雙排 CFET 的概念表示。</p>
</div><p>However, industry has always been reluctant to switch to a new device architecture as this entails huge tool investments and additional risks. For the transition to be successful, it is important that the new architecture can be used across different nodes.</p>
<div class="lb-trans"><p>然而，行業一直對切換到新的器件架構持謹慎態度，因為這涉及巨大的工具投資和額外風險。為了使過渡成功，重要的是新架構能夠在不同節點之間使用。</p>
</div><p>The imec researchers therefore continued their DTCO study to investigate the scalability of the double-row mCFET into subsequent technology nodes.</p>
<div class="lb-trans"><p>因此，imec 研究人員繼續進行 DTCO 研究，以調查雙排 mCFET 向後續技術節點的可擴展性。</p>
</div><p>Click here to read the full article in Semiconductor Digest magazine.</p>
<div class="lb-trans"><p>點擊此處閲讀《半導體文摘》雜誌中的完整文章。</p>
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提升性能以擴展單體 CFET 在多個邏輯技術節點上的應用