SK 海力士正在開發一項針對下一代高帶寬內存的封裝創新技術，試圖在不大幅增加資本支出的前提下突破 HBM4 性能瓶頸。
據集邦諮詢（TrendForce）援引 ZDNet 週二報道，業內消息人士透露，SK 海力士正推進一項封裝架構改良方案，核心措施包括增加 DRAM 芯片厚度以及縮小 DRAM 層間距，目前該技術正處於驗證階段。若成功實現商業化，這一方案有望幫助 SK 海力士達成英偉達對第六代 HBM4 設定的頂級性能指標，併為後續產品的性能提升奠定基礎。
對市場而言，該技術的潛在意義在於其低資本投入屬性——若量產落地，SK 海力士有望在 HBM 競爭格局中進一步鞏固技術領先優勢，同時為英偉達等下游客户提供更具競爭力的內存解決方案。不過，報道同時指出，將該技術擴展至大規模量產階段仍可能面臨挑戰。
<h2 style="text-align: left">增厚 DRAM 以強化穩定性，縮小層間距提升功效與傳輸速率</h2>
HBM4 性能提升的核心約束源於其 I/O 數量較上一代翻倍至 2048 個。據報道，更密集的 I/O 佈局在顯著提升帶寬的同時，也大幅增加了信號干擾風險。與此同時，如何從底部邏輯芯片向頂層 DRAM 高效傳輸電壓，同樣構成供電層面的技術難點。
這兩項挑戰共同指向封裝架構的優化需求，也正是 SK 海力士此次技術探索的出發點。
SK 海力士新方案的第一項核心措施是適度增加上層 DRAM 芯片的厚度。傳統工藝通常通過背面研磨對 DRAM 進行減薄處理，以滿足 HBM4 的 775 微米整體高度要求。然而，過度減薄會導致性能下降，並使芯片對外部衝擊更為敏感。
通過提高 DRAM 厚度，SK 海力士旨在增強 HBM4 整體結構的穩定性，從而降低因物理應力引發的良率損失風險。
第二項措施是縮小 DRAM 層間距。在不增加封裝整體高度的前提下，更緊密的層間排列有助於加快數據傳輸速度，並降低向頂層 DRAM 輸送電壓所需的功耗。
然而，層間距收窄帶來了新的工藝難題：MUF（模塑底部填充材料）的注入穩定性將顯著下降。MUF 作為保護與絕緣材料，一旦填充不均或出現空洞，將直接導致芯片缺陷。
為此，SK 海力士開發了一套新封裝技術，核心思路是在不對現有工藝流程或設備進行大規模改動的前提下，實現 DRAM 層間距收窄的同時維持穩定良率。據報道，近期內部測試已取得積極結果。
<h2 style="text-align: left">商業化前景可期，量產挑戰仍存</h2>
若該技術成功商業化，其最顯著的優勢在於無需大規模資本支出即可提升 HBM 性能，這對於在高強度研發競爭中尋求成本效益平衡的半導體廠商而言具有重要意義。
不過，報道也提示，從驗證階段邁向大規模量產，技術穩定性與工藝一致性仍是待解難題。目前，SK 海力士正積極推進相關驗證工作，商業化時間表尚未明確。

半導體 ETF - VanEck Vectors

2 倍做多英偉達 ETF - Direxion

動態半導體 ETF - Invesco

2 倍做多英偉達 ETF - GraniteShares

英偉達

半導體 3 倍做多 - Direxion

標普半導體 ETF - SPDR

核心措施包括增加 DRAM 芯片厚度以及縮小 DRAM 層間距，目前該技術正處於驗證階段。若成功實現商業化，這一方案有望幫助 SK 海力士達成英偉達對第六代 HBM4 設定的頂級性能指標，併為後續產品的性能提升奠定基礎。

- SK 海力士開發新封裝技術以提升 HBM4 性能，增加 DRAM 厚度及縮小層間距。  
- 成功商業化可增強技術領先，提供更具競爭力內存解決方案。  
- 然而，大規模量產面臨技術穩定性與一致性挑戰。

報道：SK 海力士正探索 HBM4 新封裝技術，劍指英偉達頂級性能目標