<ul>
<li>台積電推出 A13 和 N2U 芯片技術，利用現有的 ASML EUV 設備</li>
</ul><ul>
<li>台積電計劃為 AI 開發先進的芯片封裝技術，以實現更大、更復雜的芯片集成</li>
</ul><ul>
<li>專家指出，先進封裝帶來了新的技術挑戰，而台積電尚未着手解決這些問題</li>
</ul><p>By Stephen Nellis 和 Max A. Cherney</p><p>美國加利福尼亞州聖克拉拉，4 月 22 日（路透社）- 台灣積體電路製造公司（TSMC）週三展示了其最新一代芯片製造技術，並表示預計能夠在無需採購 ASML 昂貴新設備的情況下，製造出更小、更快的芯片。</p><p>為全球巨頭如英偉達（NVDA.O）、蘋果（AAPL.O）和谷歌（GOOGL.O）等公司製造芯片的全球巨頭台積電（2330.TW），展示了兩項芯片製造技術的改進：一項名為 A13，將於 2029 年投入量產，很可能用於人工智能芯片；另一項名為 N2U，是一種更具性價比的選項，可用於製造手機、筆記本電腦以及人工智能芯片所需的芯片。</p><p>對於台積電週三展示的所有技術，其計劃是從荷蘭供應商 ASML（ASML.AS）現有的極紫外光刻（EUV）設備中挖掘更多潛力，而不是轉向新一代 “高數值孔徑（High NA）” EUV 設備。後者每台價格高達 4 億美元，約為舊款設備成本的兩倍。</p><p>台積電副共同首席運營官兼高級副總裁 Kevin Zhang 在接受路透社採訪時説：“我認為我們的研發在利用現有 EUV 技術的同時制定激進的工藝縮放路線圖方面表現卓越。這確實是我們的優勢所在。”</p><p>然而，更小、更快芯片帶來的性能提升相對有限，因此台積電還展示了將複雜 AI 芯片拼接在一起的新技術計劃，這也是分析人士預期像英偉達這樣的公司在未來幾年獲得最大性能提升的關鍵領域。目前英偉達的 Vera Rubin 等產品（將於今年推出，由台積電製造）包含兩個大型計算芯片和八層高帶寬內存堆棧，而台積電週三表示，到 2028 年，它將具備將 10 個大型芯片和 20 個內存堆棧拼接在一起的能力。</p><p>以英特爾首席執行官戈登·摩爾（Gordon Moore）的名字命名的摩爾定律曾預測，計算能力每兩年翻一番，同時成本減半。近年來，包括英偉達首席執行官黃仁勳在內的部分人士已表示，該定律不再適用。</p><p>TechInsights 副主席 Dan Hutcheson 表示，台積電通過其將多個芯片拼接在一起的技術，實際上正在延續摩爾定律。</p><p>他在接受採訪時表示：“摩爾定律正從封裝內的單體單芯片演變為多芯片封裝。”“這使得功率和性能的提升成為可能。”</p><p>但將芯片拼接在一起也帶來了自身的挑戰。芯片在運行時會發熱，且用於封裝它們的材料以不同的速率膨脹，從而為芯片設計師帶來了一組全新的挑戰。</p><p>諮詢公司 More Than Moore 的首席分析師 Ian Cutress 指出，大型芯片封裝可能會彎曲和開裂，這是英偉達 Rubin AI 處理器面臨的問題。</p><p>Cutress 表示：“（台積電）並未直接説明他們如何解決這些挑戰。”</p>

台積電

標普半導體 ETF - SPDR

半導體 ETF - VanEck Vectors

費城交易所 半導體 ETF - iShares

2 倍做多台積電 ETF - Direxion

2 倍做多 TSM ETF - GraniteShares

2 倍做多 TSM ETF - Leverage Shares

半導體 3 倍做多 - Direxion

<ul>
<li>TSMC introduces A13 and N2U chip technologies, leveraging existing ASML EUV machines</li>
</ul>
<div class="lb-trans"><ul>
<li>台積電推出 A13 和 N2U 芯片技術，利用現有的 ASML EUV 設備</li>
</ul></div><ul>
<li>TSMC plans advanced chip-packaging for AI, enabling larger, more complex chips</li>
</ul>
<div class="lb-trans"><ul>
<li>台積電計劃為 AI 開發先進的芯片封裝技術，以實現更大、更復雜的芯片集成</li>
</ul></div><ul>
<li>Experts note advanced packaging brings new technical challenges, which TSMC has yet to address</li>
</ul>
<div class="lb-trans"><ul>
<li>專家指出，先進封裝帶來了新的技術挑戰，而台積電尚未着手解決這些問題</li>
</ul></div><p>By Stephen Nellis and Max A. Cherney</p>
<div class="lb-trans"><p>By Stephen Nellis 和 Max A. Cherney</p></div><p>SANTA CLARA, California, April 22 (Reuters) - Taiwan Semiconductor Manufacturing Co on Wednesday showed its newest generation of chip manufacturing technology, saying it expects to be able to create smaller, faster chips without requiring expensive new machines from ASML.</p>
<div class="lb-trans"><p>美國加利福尼亞州聖克拉拉，4 月 22 日（路透社）- 台灣積體電路製造公司（TSMC）週三展示了其最新一代芯片製造技術，並表示預計能夠在無需採購 ASML 昂貴新設備的情況下，製造出更小、更快的芯片。</p></div><p>TSMC (2330.TW) , the global giant that makes chips for Nvidia (NVDA.O) , Apple (AAPL.O) and Google (GOOGL.O) , among many others, showed two improvements of chipmaking technology: One called A13, which will go into production in 2029 and likely be used for artificial intelligence chips, and one called N2U, a more affordable option that can be used to make chips for phones and laptops, as well as AI chips.</p>
<div class="lb-trans"><p>為全球巨頭如英偉達（NVDA.O）、蘋果（AAPL.O）和谷歌（GOOGL.O）等公司製造芯片的全球巨頭台積電（2330.TW），展示了兩項芯片製造技術的改進：一項名為 A13，將於 2029 年投入量產，很可能用於人工智能芯片；另一項名為 N2U，是一種更具性價比的選項，可用於製造手機、筆記本電腦以及人工智能芯片所需的芯片。</p></div><p>For all of the technologies TSMC showed on Wednesday, it is planning to squeeze more gains out of its existing extreme-ultraviolet lithography (EUV) machines from Dutch supplier ASML (ASML.AS) , rather than move to a newer generation of “high NA” EUV machines, which, at $400 million each, are roughly double the cost of the older machines.</p>
<div class="lb-trans"><p>對於台積電週三展示的所有技術，其計劃是從荷蘭供應商 ASML（ASML.AS）現有的極紫外光刻（EUV）設備中挖掘更多潛力，而不是轉向新一代 “高數值孔徑（High NA）” EUV 設備。後者每台價格高達 4 億美元，約為舊款設備成本的兩倍。</p></div><p>“This is where I think our R&amp;D has done exceptionally well in terms of leveraging existing EUV technology while setting an aggressive technology scaling roadmap,” Kevin Zhang, deputy co-chief operations officer and senior vice president, told Reuters. “This is definitely a strength.”</p>
<div class="lb-trans"><p>台積電副共同首席運營官兼高級副總裁 Kevin Zhang 在接受路透社採訪時説：“我認為我們的研發在利用現有 EUV 技術的同時制定激進的工藝縮放路線圖方面表現卓越。這確實是我們的優勢所在。”</p></div><p>But the gains from smaller and faster chips are modest, and TSMC also showed plans for new technologies in stitching complex AI chips together, which is where analysts expect companies like Nvidia to get the most performance gains in coming years. Where current AI offerings like Nvidia’s Vera Rubin, which will come out this year and is made by TSMC, have two large computing chips and eight stacks of high-bandwidth memory, TSMC on Wednesday said that by 2028 it will have the ability to stitch together 10 large chips and 20 memory stacks.</p>
<div class="lb-trans"><p>然而，更小、更快芯片帶來的性能提升相對有限，因此台積電還展示了將複雜 AI 芯片拼接在一起的新技術計劃，這也是分析人士預期像英偉達這樣的公司在未來幾年獲得最大性能提升的關鍵領域。目前英偉達的 Vera Rubin 等產品（將於今年推出，由台積電製造）包含兩個大型計算芯片和八層高帶寬內存堆棧，而台積電週三表示，到 2028 年，它將具備將 10 個大型芯片和 20 個內存堆棧拼接在一起的能力。</p></div><p>Named after Intel CEO Gordon Moore, his eponymous law predicted that computing power would roughly double every two years while at the same time get cheaper. In recent years, some such as Nvidia’s CEO Jensen Huang have said that it no longer holds true.</p>
<div class="lb-trans"><p>以英特爾首席執行官戈登·摩爾（Gordon Moore）的名字命名的摩爾定律曾預測，計算能力每兩年翻一番，同時成本減半。近年來，包括英偉達首席執行官黃仁勳在內的部分人士已表示，該定律不再適用。</p></div><p>TSMC is effectively extending Moore’s law through the company’s technology that stitches multiple chips together, according to Dan Hutcheson, vice chair of TechInsights.</p>
<div class="lb-trans"><p>TechInsights 副主席 Dan Hutcheson 表示，台積電通過其將多個芯片拼接在一起的技術，實際上正在延續摩爾定律。</p></div><p>“Moore’s law is morphing from a monolithic, single die in a package to multi-die in a package,” he said in an interview. “And that allows the power and performance gains.”</p>
<div class="lb-trans"><p>他在接受採訪時表示：“摩爾定律正從封裝內的單體單芯片演變為多芯片封裝。”“這使得功率和性能的提升成為可能。”</p></div><p>But stitching together chips brings challenges of its own. The chips get hot as they operate, and the different materials used to package them together expand at different rates, creating a fresh set of challenges for chip designers.</p>
<div class="lb-trans"><p>但將芯片拼接在一起也帶來了自身的挑戰。芯片在運行時會發熱，且用於封裝它們的材料以不同的速率膨脹，從而為芯片設計師帶來了一組全新的挑戰。</p></div><p>Large chip packages can bend and crack, which were issues for Nvidia’s Rubin AI processor, according to Ian Cutress, chief analyst at consultancy More Than Moore.</p>
<div class="lb-trans"><p>諮詢公司 More Than Moore 的首席分析師 Ian Cutress 指出，大型芯片封裝可能會彎曲和開裂，這是英偉達 Rubin AI 處理器面臨的問題。</p></div><p>”(TSMC) aren’t addressing directly how they are solving those challenges,” Cutress said.</p>
<div class="lb-trans"><p>Cutress 表示：“（台積電）並未直接説明他們如何解決這些挑戰。”</p></div>

TSMC shows smaller, faster chips without a pricey new tool from ASML

- 台積電展示了 A13 和 N2U 芯片技術，預計將於 2029 年投產。  
- 計劃通過現有 EUV 設備製造更小更快的芯片，而非購買新設備。  
- 然而，複雜 AI 芯片集成面臨性能與熱管理的新挑戰。

台積電展示無需 ASML 昂貴新設備即可實現更小、更快的芯片技術