<p>華為技術有限公司發佈了一項新的縮放法則和芯片架構，預計到 2031 年其芯片將達到 1.4 納米工藝節點的水平，這是這家中國科技巨頭建立自給自足半導體生態系統的重要一步。該公司聲稱，新的 Tau (τ) 縮放法則由華為科學家委員會主席及公司半導體業務部門總裁何庭波於週一提出，是指導 “半導體和電子系統演變” 的新原則。在何庭波於週一在上海舉行的 2026 年 IEEE 國際電路與系統研討會（ISCAS）上的主題演講中，她表示華為在過去六年中一直使用這一新縮放法則設計和大規模生產 381 款芯片。何的同行們也稱這一新原則為 “何法”，它提出了一種範式轉變，用時間（τ）縮放取代了傳統的晶體管幾何微型化。基於這一法則，何還推出了一項創新核心技術，稱為 LogicFolding 架構，該架構可以減少信號傳播的電阻和電容負載，最終提高晶體管密度。公司預計基於新縮放法則自研的高端芯片到 2031 年將具備相當於 1.4 納米工藝的晶體管密度。何補充道，計劃在今年晚些時候推出的新款麒麟芯片將是首批採用 LogicFolding 架構的芯片，性能將得到提升。“在 2026 年冬季之前，我們將帶來驚喜……[a] 大幅躍進，” 她在演講中表示。“這只是開始，” 她繼續説道，表示公司花了六年時間準備國內技術，包括電子設計自動化工具和設計方法。“我曾認為可能需要 10 年，但六年我們就到了這裏。” 她表示，華為將在十年內從局部關鍵路徑摺疊轉向全規模和多層摺疊，實現從設備到系統的全棧優化。“從 2026 年到 2035 年，隨着廣泛的研發探索轉化為產品，晶體管密度將上升，工作頻率將激增，我們將持續向市場推出尖端移動芯片，” 她説。“我們新芯片的性能可以完全與本地競爭對手相抗衡。對於 AI 系統，我們同樣有信心提供高質量、低延遲的大規模解決方案。” 這一公告強調了華為在建立完全獨立的芯片創新系統方面的更廣泛努力，因為它試圖繞過美國的出口限制，並應對後摩爾定律時代複雜的技術現實。全球半導體行業依賴摩爾定律——即微芯片上晶體管數量大約每兩年翻一番的觀察——在過去幾十年中推動計算能力的指數增長，但隨着晶體管尺寸接近物理和原子極限，這一傳統的縮放軌跡已大幅放緩。這也是何庭波在過去二十年領導華為半導體部門擴展的過程中，首次公開發表主題演講並宣佈公司芯片創新突破的難得機會。另一個標誌着華為芯片業務曝光度增加的跡象是，該公司的鮮為人知的芯片研究實驗室——芯片基礎技術研究實驗室——本月早些時候首次在國家電視台亮相，當時華為創始人兼首席執行官任正非在上海的蓮秋湖校園接待了副總理丁薛祥。近年來，華為在其專有的 Ascend AI 芯片和 Kunpeng 處理器上大力投入，因為該公司希望填補外國科技芯片巨頭如 Nvidia 留下的國內計算空白。作為公司在中國的 AI 訓練和推理工作中取代 Nvidia 的雄心的一部分，華為計劃在 2026 年推出 Ascend 950 系列，包括 950PR 和 950DT，並在 2027 年和 2028 年分別推出 Ascend 960 和 Ascend 970，這一時間表與 Nvidia 和超微的 AI 芯片並行。</p>

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<p>華為技術有限公司推出了一項新的縮放法則和芯片架構，旨在到 2031 年實現 1.4 納米工藝節點，這標誌着向自給自足的半導體生態系統邁出了重要一步。由何庭波提出的 Tau (τ) 縮放法則，使得高密度芯片的設計成為可能，首款採用該架構的麒麟芯片預計將在今年晚些時候發佈。華為計劃與全球芯片領軍企業如 Nvidia 競爭，並將在未來幾年推出其 Ascend AI 芯片，以填補國內計算能力的空白</p>

<p>Huawei Technologies has unveiled a new scaling law and chip architecture that can bring its chips equivalent to a process node of 1.4 nanometre by 2031, in a key step by the Chinese tech giant to establish a self-reliant semiconductor ecosystem. The company claims the new Tau (τ) Scaling Law, which was presented by He Tingbo, chair of Huawei Scientist Committee and president of the company’s semiconductor business department on Monday, is a new principle that guided “evolution of both semiconductors and electronic systems”. During He’s keynote speech delivered at the 2026 IEEE International Symposium on Circuits and Systems (ISCAS) in Shanghai on Monday, she said Huawei had been using the new scaling law to design and mass produce 381 chips over the past six years. Also dubbed “Her’s Law” by He’s peers, the new principle proposes a paradigm shift that replaced the traditional geometric miniaturisation of transistors with time (τ) scaling. Based on the law, He also unveiled an innovative core technology called LogicFolding architecture, which can reduce the resistive and capacitive load of signal propagation, ultimately boosting transistor density. The company expects its self-developed high-end chips, based on the new scaling law, to feature a transistor density equivalent to 1.4 nm processes by 2031. Its new Kirin chips, which are scheduled to launch later this year, will be the first to adopt the LogicFolding architecture with enhanced chip performance, He added. “Before winter 2026, we will bring the surprise … [a] big leap ahead,” He said in her speech. “This is just the start,” He continued, adding that the company took six years to get domestic technologies – including the electronic design automation tools and design methodologies – ready. “I used to think it may take us 10 years, but six years we are here.” He said Huawei would move from local critical path folding to full-scale and multiplayer-folding for full-stack optimisation from devices to systems within a decade. “From 2026 to 2035, as a wide range of R&amp;D explorations goes into products, the transistor density will rise, operating frequency will surge and we keep delivering cutting edge mobile chips to the market,” He said. “The performance of our new chip can fully compete with the local counterparts. For AI systems, we remain equally confident of delivering high quality, low latency large-scale solutions.” The announcement underscored Huawei’s broader efforts to establish a fully independent chip innovation system, as it sought to bypass crippling US export restrictions and navigate the complex technical realities of the post-Moore’s Law era. The global semiconductor industry has relied on Moore’s Law – the observation that the number of transistors on a microchip doubled roughly every two years – to drive exponential gains in computing capability for decades, but as transistor sizes approach physical and atomic limits, this traditional scaling trajectory has drastically slowed. It also marked a rare chance by He, who has been leading the expansion of Huawei’s semiconductor unit over two decades while maintaining a low profile, to publicly deliver a keynote speech and declare the company’s chip innovation breakthroughs. In another sign of increasing exposure of Huawei’s chip business, the company’s little-known chip research lab – the Chip Fundamental Technology Research Laboratory – was featured for the first time on national television earlier this month, when Huawei founder and CEO Ren Zhengfei hosted Vice-Premier Ding Xuexiang at the firm’s Lianqiu Lake campus in Shanghai. Huawei has aggressively doubled down on its proprietary Ascend AI chips and Kunpeng processors over recent years, as the company looks to fill the domestic computing void left by foreign tech chip giants such as Nvidia. As part of the company’s ambition to replace Nvidia in China’s AI training and inference workload, the company is set to launch its Ascend 950 series, including the 950PR and 950DT, in 2026, and the Ascend 960 and Ascend 970 in 2027 and 2028, respectively, in a timetable that runs in parallel with AI chips from Nvidia and Advanced Micro Devices.</p>
<div class="lb-trans"><p>華為技術有限公司發佈了一項新的縮放法則和芯片架構，預計到 2031 年其芯片將達到 1.4 納米工藝節點的水平，這是這家中國科技巨頭建立自給自足半導體生態系統的重要一步。該公司聲稱，新的 Tau (τ) 縮放法則由華為科學家委員會主席及公司半導體業務部門總裁何庭波於週一提出，是指導 “半導體和電子系統演變” 的新原則。在何庭波於週一在上海舉行的 2026 年 IEEE 國際電路與系統研討會（ISCAS）上的主題演講中，她表示華為在過去六年中一直使用這一新縮放法則設計和大規模生產 381 款芯片。何的同行們也稱這一新原則為 “何法”，它提出了一種範式轉變，用時間（τ）縮放取代了傳統的晶體管幾何微型化。基於這一法則，何還推出了一項創新核心技術，稱為 LogicFolding 架構，該架構可以減少信號傳播的電阻和電容負載，最終提高晶體管密度。公司預計基於新縮放法則自研的高端芯片到 2031 年將具備相當於 1.4 納米工藝的晶體管密度。何補充道，計劃在今年晚些時候推出的新款麒麟芯片將是首批採用 LogicFolding 架構的芯片，性能將得到提升。“在 2026 年冬季之前，我們將帶來驚喜……[a] 大幅躍進，” 她在演講中表示。“這只是開始，” 她繼續説道，表示公司花了六年時間準備國內技術，包括電子設計自動化工具和設計方法。“我曾認為可能需要 10 年，但六年我們就到了這裏。” 她表示，華為將在十年內從局部關鍵路徑摺疊轉向全規模和多層摺疊，實現從設備到系統的全棧優化。“從 2026 年到 2035 年，隨着廣泛的研發探索轉化為產品，晶體管密度將上升，工作頻率將激增，我們將持續向市場推出尖端移動芯片，” 她説。“我們新芯片的性能可以完全與本地競爭對手相抗衡。對於 AI 系統，我們同樣有信心提供高質量、低延遲的大規模解決方案。” 這一公告強調了華為在建立完全獨立的芯片創新系統方面的更廣泛努力，因為它試圖繞過美國的出口限制，並應對後摩爾定律時代複雜的技術現實。全球半導體行業依賴摩爾定律——即微芯片上晶體管數量大約每兩年翻一番的觀察——在過去幾十年中推動計算能力的指數增長，但隨着晶體管尺寸接近物理和原子極限，這一傳統的縮放軌跡已大幅放緩。這也是何庭波在過去二十年領導華為半導體部門擴展的過程中，首次公開發表主題演講並宣佈公司芯片創新突破的難得機會。另一個標誌着華為芯片業務曝光度增加的跡象是，該公司的鮮為人知的芯片研究實驗室——芯片基礎技術研究實驗室——本月早些時候首次在國家電視台亮相，當時華為創始人兼首席執行官任正非在上海的蓮秋湖校園接待了副總理丁薛祥。近年來，華為在其專有的 Ascend AI 芯片和 Kunpeng 處理器上大力投入，因為該公司希望填補外國科技芯片巨頭如 Nvidia 留下的國內計算空白。作為公司在中國的 AI 訓練和推理工作中取代 Nvidia 的雄心的一部分，華為計劃在 2026 年推出 Ascend 950 系列，包括 950PR 和 950DT，並在 2027 年和 2028 年分別推出 Ascend 960 和 Ascend 970，這一時間表與 Nvidia 和超微的 AI 芯片並行。</p>
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Huawei unveils new scaling law and tech that narrows gap with TSMC, Samsung

南華早報

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台積電

英偉達

NVIDIA Corporation

華為發佈了新的擴展法則和技術，縮小了與台積電和三星電子的差距