我是 LongbridgeAI，我可以總結文章信息。三星在 Hot Chips 大會上披露 HBM 三階段路線圖，最終目標為 zHBM 架構，將 DRAM 直接堆疊於計算芯片以取消中介層。該方案宣稱較 HBM4E 功耗降低 70%、帶寬提升 230%，並節省 100W 功耗。當前 HBM 面臨 TSV 物理極限及接口瓶頸，三星旨在通過新架構突破限制。
近日，在 Hot Chips 技術大會上，三星 DRAM 設計團隊的 Sangwook Han 發表演講，正式披露三星 HBM 演進的三階段路線圖。這一路線圖的終點，是一種名為 zHBM 的全新架構——將 DRAM 直接垂直堆疊在 GPU、TPU 等計算芯片之上，徹底取消 2.5D 中介層（interposer）。
據 wccftech 8 月 23 日報道，三星方面表示，相較於標準 HBM4E，zHBM 方案宣稱可實現 70% 的功耗降低、230% 的 DRAM 帶寬提升，以及每個 DRAM 模組節省 100W 功耗，同時為 GPU 釋放 8.3% 的額外功率空間。
HBM 是什麼，瓶頸在哪裏
HBM，即高帶寬內存，是目前 AI 訓練和推理系統中最關鍵的存儲組件之一。它由兩類芯片構成：
- C-die（核心芯片）：包含 DRAM 存儲單元，可垂直堆疊最多 16 層
- B-die（基礎芯片/Base Die）：位於整個堆疊結構底部，負責處理各類 DRAM 控制功能，並通過 PHY（物理接口層）與 GPU 等計算芯片通信
兩者之間通過 TSV（Through-Silicon Via，硅通孔）連接——這是一種穿透芯片的垂直導電通道。
據 Wccftech 報道，當前 HBM4 每個堆疊的帶寬已超過 3TB/s，HBM4E 進一步推進至 4TB/s 區間，HBM5 則在 HBM4 基礎上將帶寬翻倍，容量超過 60GB。
然而，帶寬的持續擴展正面臨兩大硬約束：TSV 數量與間距的物理極限，以及Base Die 內 PHY 接口的 I/O 數量與速度上限。與此同時，B-die 與計算芯片（xPU SoC）之間的製程代差正在逐代收窄，這既是挑戰，也為三星的路線圖提供了切入口。
第一階段：為計算芯片 “騰地方”
三星路線圖的第一階段，核心目標是從 xPU（計算芯片）那裏"搶回"硅面積。
三星已將 D1c 與 4nm 邏輯工藝應用於 HBM4 的 Base Die（B-die），主要目的是降低功耗、縮減有效面積。這是 DRAM 與先進邏輯工藝真正融合的起點。
具體措施包括：
- 用 D2D 接口替換傳統 HBM PHY，縮短信道長度，直接改善能效，同時為 XPU 釋放寶貴硅片空間
- 將內存控制器從 XPU 卸載至 cHBM 的 B-die，預計可為 XPU 釋放 5% 至 10% 的面積，對應 10% 至 20% 的性能提升
- 引入基於 SRAM 的細粒度修復方案（Near-MC SRAM-Based Cell Repair），利用 B-die 上的閒置空間部署 SRAM 修復資源
面積縮減帶來的副作用是熱點問題。對此，三星已推出 Heat Path Block（HPB）技術，構建於 cHBM4 方案之上，可將峯值温度降低逾 35%，覆蓋 50% 的 PHY 區域。
第二階段：B-die 開始 “長出” 計算能力
第二階段的重點從"騰空間"轉向"加功能"，三星將其定義為功能擴展階段。
擴展內存容量。 隨着 AI 大模型的上下文窗口（context window）急劇擴大，KV 緩存（Key-Value Cache，模型推理時用於存儲中間狀態的內存區域）的需求呈指數級增長。三星計劃在 Base Die 的閒置硅面積上集成內存擴展控制器與 PHY，通過外接 LPDDR 或 HBM 等方案擴充系統可用內存容量。
集成處理單元（PE）。 三星還提出在 Base Die 上集成部分計算處理單元（Processing Elements），將部分原本需要在 xPU 上完成的計算卸載至內存側，從而降低 D2D 帶寬需求、減少功耗與熱負擔。這一形態被稱為 AHBM（Advanced HBM，進階高帶寬內存）。
強化可靠性與測試能力。 第二階段還包括在 Base Die 上集成先進的 RAS（Reliability, Availability, Serviceability，可靠性、可用性與可維護性）傳感器與實時遙測功能，以及片上自測試（ATIP）能力，提升良率與測試覆蓋率。
第三階段：zHBM——消滅中介層，DRAM 直接壓在計算芯片上
第三階段是整個路線圖的終極形態：zHBM。
當前主流 AI 系統採用 2.5D 封裝架構，GPU 與 HBM 並排放置在同一塊中介層（interposer）上，通過橫向互連傳輸數據。zHBM 的思路是將這一結構"豎起來"——把 DRAM 堆疊直接壓在 xPU 芯片之上，形成真正的 3D 垂直集成。
三星描述的 zHBM 關鍵特性包括：
- 分佈式 I/O：最小化 HBM 棧內數據傳輸距離
- 3D 結構：消除傳統 2D 接口，大幅提升系統效率
- I/O 功耗目標約 0.5 pJ/bit：通過移除 SerDes 等冗餘模塊實現
- 帶寬提升超 2.3 倍，系統熱餘量達 100W
三星演示的方案為四棧 zHBM 疊加在一顆 XPU 之上。
為實現上述目標，三星正在研發兩項關鍵封裝技術：WoW（Wafer on Wafer）與HCB（Hybrid Cube Bonding），以實現超高 I/O 密度，並最終構建統一的 SoC-DRAM 協同設計體系。
路線圖背後的核心邏輯
三星此次演講的核心敍事，是將 HBM 的 Base Die 從一個"被動的數據中轉站"重新定位為"具備主動計算能力的智能夥伴"。
三個階段的演進邏輯清晰：先通過製程升級壓縮面積、釋放 xPU 空間（第一階段）；再利用釋放出的空間集成更多功能、擴展容量與計算能力（第二階段）；最終通過 3D 垂直集成徹底重構系統架構，在功耗、帶寬與熱管理三個維度同步突破（第三階段）。
三星在演講總結中表示："通過掌握先進封裝與統一 SoC-DRAM 協同設計，我們將突破制約 AI 系統的功耗、面積與容量瓶頸，為未來數年更高效率、更高性能、更強可擴展性鋪平道路。"
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