存算一体：噱头还是战未来

$Everspin Tech(MRAM.US) $Micron Tech(MU.US) $Sandisk(SNDK.US) $Taiwan Semiconductor(TSM.US) $XL2CSOPHYNIX(07709.HK) $XL2CSOPSMSN(07747.HK) $Intel(INTC.US) $NVIDIA(NVDA.US)  $VeriSilicon(688521.SH)

MRAM又火了，我们RRAM什么时候能好起来

存算一体不是新概念，属于老生常谈的了，以前火过一阵，但后面因为市场和良率以及设计成熟度等问题被打回了冷宫。最近推理需求大大提升，内存墙又变成了投资场的焦点。借着这个机会抛砖引玉跟大家探讨一下存算的那些事。

存算一体是什么呢，存算一体就是打破冯诺依曼架构......基础概念还是别说了，我们节省宝贵的时间，直接来看数据对比。这是对单个设备的性能比对：（算力基准 INT8 Dense，能效基准 TOPS/W，带宽基准 TB/s）

场景一：数据中心超大集群规模估算

俗话说的好，不定量的都是耍流氓，我们来看不同场景下的规模对比。基准条件：总算力需求 100 ExaOPS (INT8)，运行 Llama 3 70B 模型（INT8量化占用 70 GB 显存）。以 SOTA 2026 设备进行估算。

这里其实衍生出明显的问题：

单芯片容量小与算力严重过剩机制
由于模拟存算的噪声太大，暂时没法提高太多精度。目前针对大模型的存算大都是数字存算。受光刻机单次曝光面积（800 mm²）的物理学限制，单芯片 SRAM 容量通常触顶于 400 MB。在大模型推理场景下，整个系统需要横跨至少 175 颗芯片进行分布式拼凑。同时，虽然单块芯片计算很强，但是在MoE架构下，芯片闲置率偏高，而且作为完全定制的权重阵列，也不能通过用在其他用途来提高效率（不然不就又变成了搬运数据那一套了，当然也许折中会有不错的效果）。但是，这不是无解的，目前已经有大量的基于3D DRAM，3D RRAM等大容量存储进行存算的研究，效果嘛，只能说未来可期。此外，还有一个办法就是通过晶圆级封装技术（如 TSMC CoWoS / SOIC）与极高带宽的 D2D 接口标准（如 UCIe 3.0），将数十颗小面积存算裸片（Chiplet）封装在同一硅中介层上。D2D 提供 TByte/s 级别的边缘直连带宽与微秒级极低延迟，能在硬件底层将多块裸片的 SRAM 融合成虚拟的数 GB 统一超大缓存，将系统级延迟控制在亚毫秒级别。

场景二：边缘设备情况估算与实例

基准条件：边缘设备算力要求严格固定在 50 TOPS (INT8)。

这就是存算一体的看家本领了，主打一个低延迟低功耗轻盈便携，直观应用实例：

智能眼镜 (AR/XR)
物理限制要求设备总 TDP 控制在 1 W 以内以防烫伤皮肤。SOTA CIM 以 0.33 W 功耗输出 50 TOPS 算力，可以在本地全实时运行百帧率 3D 空间计算、眼动追踪与轻量化端侧视觉大语言模型（VLM），从根本上消除无线传输引发的视觉晕眩与延迟。

体感外骨骼与神经仿生义肢
物理限制要求系统对传感器肌电、脑电信号的响应延迟压缩至微秒级，以实现人体原生肢体级别的神经反馈。在 SOTA CIM 架构中，微秒级处理延迟实现了完全无滞后感的机械反馈控制。

野外监测与军事微型传感器节点
工作寿命按年计算，日常处于深度休眠。一旦传感器捕获声纹或红外特征，芯片在纳秒级瞬间上电并释放 50 TOPS 高精度算力，完成识别后即刻掉电，将设备全生命周期提升数十倍。

那我问你，管你这的那的，就告诉我梭哈哪个吧

唉你先别急，在梭哈之前，先了解一下都有哪些细分方向。

新兴非易失性存储（NVM）主要包括阻变存储器（RRAM/ReRAM）、磁性存储器（MRAM）、相变存储器（PCM）以及铁电存储器（FeRAM/FeFET）。

1. 制造链成本与成熟度评估

新兴存储介质都需要在标准 CMOS 逻辑制程上叠加额外工艺步骤（主要在后端金属线层 BEOL），对设备和材料的要求直接决定制造成本。

制造链结论：RRAM 与 FeFET 具有最优的 CMOS 兼容性和最低的掩膜成本增量。MRAM 制造壁垒极高，被少数顶级半导体设备商垄断，但因其在先进制程上的优异表现，代工厂已跨越其量产门槛。

2. 计算与物理性能指标对比

计算性能决定了天花板。

性能结论：

• MRAM 拥有比肩 SRAM 的速度与无限擦写寿命，最适合做高频缓存替代。
• FeFET 依靠电场（而非电流）改变极化状态，写入功耗最低，处于理论极值。
• RRAM 与 PCM 写入耗时与功耗相对较高，但单元面积极小，适合高密度权重存储（如大模型只读参数固化）。

3. 芯片架构设计特性与挑战

不同物理机制导致存内计算（CIM）模拟电路设计面临不同的技术瓶颈。

设计结论：RRAM 与 FeFET 具备高开关比，是当前 SOTA 模拟存算一体宏单元的主流技术栈。MRAM 物理特性决定其在模拟 CIM 路径上受阻，全面转向纯数字架构。

4. 制造、部署与商业市场

这里其实就能看出，存储厂商与代工厂们早已开始布局相关产业了，只是碍于技术还没有成熟到大量出货占领市场的状态，随着技术发展以及端侧AI的需求上升，可以说，未来已来。

大厂之外的暗流涌动

虽然存储大厂天然的有设计制造存储介质的优势，但是存算一体可不仅仅只是有存储就行，存算性能很大程度上依赖于计算架构，比如一个优异的网络映射方案，能将存储阵列的存算潜力释放不止1倍。在这方面，除传统存储巨头与代工厂外，全球在存算一体（CIM）架构上钻研的Fabless（无晶圆厂）芯片设计公司主要分为三大阵营：数据中心大模型推理派、边缘端低功耗派以及智能驾驶派。

主要的存算一体芯片设计公司 

总结：

1. 路线分化彻底完成：行业已形成共识。“模拟存算”（如知存科技）已彻底转向端侧超低功耗市场，放弃大算力竞争；“全数字存算”（如 d-Matrix、亿铸）凭借对浮点高精度的支持和对大模型更好的适配性，成为数据中心推理卡对抗英伟达 H/B 系列的核心生力军。
2. 大厂吞并开启：Untether AI 被 AMD 溢价收购是一个分水岭。传统计算芯片巨头（AMD、Intel、高通）通过收购成熟的存算初创企业来补齐技术短板已成为明确趋势。
3. 软件生态（编译墙）决定生死：存算一体的底层硬件是矩阵化的空间架构，如何让开发者在不修改 PyTorch/TensorFlow 代码的情况下无缝调用，是决定哪家公司能活下来的核心商业壁垒。

看完了产业发展，是不是觉得已经很了解了？别急，在全面量产之前，还有问题需要关注：

存算一体有自己的产能瓶颈吗

我们来看具体情况：

1. 存算一体介质制造供应链：

2. 产能与技术瓶颈

要将上述介质从“能造出来”推向“大规模铺开出货”的大算力存算一体设备，整条供应链在物理极限与产能调配上存在以下明确瓶颈：

MRAM 的量产瓶颈：专有真空设备产能与刻蚀良率

• 物理气相沉积(PVD)产能极低：MRAM 核心的磁隧道结(MTJ)需要在绝对不破坏真空腔体的前提下，连续沉积30层以上原子级薄膜。专用的多腔室机台（如应用材料的Endura Clover）造价高昂，且每小时产出晶圆数(UPH)远低于常规CMOS设备，导致代工厂扩充产能的资金门槛和时间成本极高。
• 刻蚀短路风险：在向 7nm 制程推进时，离子束刻蚀极易在侧壁留下金属残留物，引发漏电短路，这是目前卡住先进制程 MRAM 良率的最大堵点。

RRAM 的量产瓶颈：测试机时耗费与选通管集成

• 晶圆测试时间呈现指数级暴增：RRAM 的制造设备与标准逻辑芯片完全通用，不缺机台。但在制造拥有数十亿存储单元的存内计算大阵列时，设备必须对每一个阻变单元进行高压电击穿“成形(Forming)”并执行写入验证。单元数量越大，晶圆在测试机台上的停留时间越长，大幅拖累整体出货周期。
• 大阵列漏电流控制：必须在 RRAM 底部精准集成 1T（晶体管）或 1S（选通管）来切断漏电通路，这极大增加了后端工艺的对准难度。

PCM 的量产瓶颈：热预算红线与边缘损伤

• 热预算冲突：相变存储涉及材料的熔融与结晶。在逻辑芯片的上方（后端金属层）制造 PCM 时，一旦加工温度越过 400°C 就会摧毁底部的 CMOS 逻辑电路。工艺温度的妥协限制了其良率的上限。
• 刻蚀损伤敏感：GST合金材料在等离子刻蚀时极易挥发，导致存储单元边缘产生“死区”，严重影响通电时的均一性。

FeFET 的量产瓶颈：原子级膜厚控制与微粒缺陷

• 结晶厚度的量子级严苛要求：FeFET 的铁电特性极度依赖 10 纳米以下的薄膜厚度。当扩展到 300mm 量产晶圆时，整片硅片的厚度误差不能超过 2 个原子。任何微小的颗粒污染或厚度不均，都会引发晶体管阈值电压(Vt)漂移，直接导致该区域的存算宏单元运算结果出错。

全局系统级瓶颈：先进封装(CoWoS)产能遭严重挤兑
受限于单一芯片物理面积的掩膜极限，存算一体要实现大算力（对抗英伟达H/B系列），必须采用 Chiplet 方案将几十颗裸片拼装在一起。但当前全球的 2.5D/3D 先进封装产能（如台积电 CoWoS）已被头部 AI 巨头的 HBM 需求深度绑定。哪怕存算芯片裸片制造良率达到 100%，抢不到先进封装产能，实质性的商业出货量依然会被牢牢锁死。属于是被对手”卡脖子“了。

看完感觉问题多多？抬头看看吧，未来依然是星辰大海

市场渗透率与增长核心指标

细分市场增长驱动与算力需求对照

资源约束下的增长潜力分析 (2030 展望)

1. 电力资源杠杆效应 (Electricity Leverage)

• 传统方案：每增加 1T FLOPS 算力，电力成本增长 1.0x。
• 存算一体方案：得益于 90% 访存功耗的消除，每增加 1T FLOPS 算力，电力成本仅增长 0.1x - 0.2x。
• 结论：在电力配额受限的数据中心，SRAM-CIM 的市场渗透速度将是传统 GPU 的 4 倍。

2. 制造资源约束 (Manufacturing Constraint)

• MRAM/PCM：受限于专用沉积设备机台排期，扩产周期长达 18-24 个月，短期内份额受限。
• RRAM/SRAM：复用成熟晶圆厂（Foundry）产能，扩产周期 6-9 个月。
• 结论：RRAM 将率先在 2027 年实现边缘 AI 市场的大规模渗透（突破 30% 关键点）。

商业推断 (2026-2030)

1. SRAM-CIM 是利润高地：由于大模型推理对算力单价极度敏感，SRAM-CIM 凭借最高能效比将攫取云端推理市场中最丰厚的一层“能效红利”。
2. RRAM 是规模底座：凭借最简单的材料构成和最低的制造门槛，RRAM 将在数以十亿计的智能眼镜、传感器、微型摄像头中替代传统 MCU，实现最高的市场渗透率。
3. FeFET 是远期天花板：它是唯一能兼顾 SRAM 速度和 RRAM 密度的方案。一旦 2028 年跨越良率红线，其增长率将超越所有其他方案，开启存算一体 2.0 时代。

画饼画的差不多了，夹带点私货，个人是研究存算硬件安全的，目前还是小众方向，但我相信随着端侧智能的爆发，安全会越来越重要。

那么，你相信存算吗？

本文借助AI辅助写作，不构成投资建议